简易逻辑分析仪报告.docx

简易逻辑分析仪摘要本系统是由单片机作为主控制器、可编程器件作为辅助控制单元来实现数字信号产生、逻辑信号采集和示波器显示。由单片机为核心的信号发生器，实现了大范围可控频率、预设码型的信号输出；数据采集模块的输入电路中的程控迟滞比较器，提高了输入信道的抗干扰能力。可编程器件高密度特点在本系统中的应用，大大减少了外围器件，增强了系统的可靠性。带有显示模块为用户控制提供友好的人机界面，实现了设置掉电保护功能，并支持鼠标操作和图形打印。关键词 逻辑分析仪 单片机 可编程器件 程控迟滞比较器 一、 方案论证及选择方案一：利用普通的74系列移位计数器构成数字信号发生器，纯单片机方式实现逻辑分析仪。射随器门限比较器电位器调压电路单片机ZYXD/AD/A预置拨码开关序列输出数字信号发生器简易逻辑分析仪100Hz时钟键盘级联74 移位计数器数码管 图 1-1 方案一结构框图如图1-1所示，数字信号发生器部分，利用74系列的移位计数器的基本功能，通过拨码开关向置数端预置循环序列，通过TTL驱动输出数字信号。逻辑分析仪部分的门限电压由电位器控制。这种方法单片机除了完成基本的数据分析外，还需要完成对逻辑数据的采集、存储、显示等大量控制工作。方案二：由单片机产生数字信号序列，由另外两片单片机构成逻辑分析仪。数码管单片机2单片机3单片机1输出级TTL驱动射随器D/A门限比较器串口 通信ZYXD/AD/A数码管键盘数字信号发生器简易逻辑分析仪键盘 图 1-2 方案二结构框图如图1-2所示，相比方案一在信号产生上方案二采用了单片机方案，数码管显示循环序列码状态，本方案用软件可以实现不同频率、更加复杂数字信号的输出。在逻辑分析仪部分，部分的特点是双单片机结构，二者通过串口通信，下位机单片机3只负责显示，上位机单片机2通过D/A输出程控的门限电平。本方案解决了显示与数据采集处理不能同时工作的矛盾， 方案三 利用FPGA/CPLD的高速特点，实现系统并行工作，这是本方案相比于方案二的特色之一。用可编程器件可以高速完成单一功能模块。FPGA/CPLD的使用弥补了单片机在高速采集和实时显示的弱点，使整个系统的处理能力远超过当前微控制器的水平，这使设计十分具有发挥的空间。而且通过合理地划分软硬件的工作量，将使软件控制和软件编写变得容易。89C51单片机1采集存储FPGA数据RAM89C51单片机2FPGA输出级TTL驱动双通道D/AXY示波器 Z数字信号发生器显示控制模块键盘打印机鼠标LCD掉电保护信号采集模块键盘LCD图1-3 方案三结构框图如图1-3所示：系统分为四大部分：数字信号发生模块、主控制器、逻辑采集模块、显示控制模块。硬件设计上包含两块单片机、一块FPGA、一块FPGA,其中单片机1与TTL驱动级组成的是数字信号产生模块； 单片机2为逻辑分析仪的主控制器，FPGA（带数据RAM）在单片机2的控制下完成触发控制、数据采集，并支持与主控制器的数据回读，它们构成了数据采集模块；FPGA在单片机2的控制下完成示波器自动扫描控制，它们构成了显示控制模块，主控制器将符合X-Y-Z扫描格式的数据写入缓存，FPGA2将自动地、并行地工作，其间不需主控制器的管理，直至显存被更新为止。FPGA/CPLD的采用为主控制器赢得了充足的系统管理时间，我们为系统设计了掉电设定保护、信息打印，并使系统支持LCD、鼠标等设备。 方案一的优点是构成的系统规模较小，成本较低。但是受到单片机本身速度的限制，它不能适应显示的实时性和高速数字信号采集的要求，不利于对系统功能和指标的发挥。方案二，主体由软件构成，编程量大，尽管实现实时显示，可是仍受单片机速度的限制，不能适应高速应用的场合。方案三利用了FPGA/CPLD的系统加速方案，容易达到发挥部分的要求，而且还具有一定的优化和扩展余地，我们将软硬件的工作量进行了合理的划分，可以确保作品在规定的时间内高质量完成。综合上面方案的优缺点分析，我们决定采用方案三作为我们最终实现方案。二、 理论分析与参数计算1、数字信号发生器（1） 通道数：8路（2） 最大模值：32（3） 频率可程控范围：10Hz-10KHz2、逻辑分析仪（1）通道数：8路数字电路中8线制标准普遍存在，我们的设计的就是通道信号产生和采集系统，这满足题目基本和发挥部分的要求。（2）存储深度：1024bit题目的基本要求，水平分辨率。其中，表示比特每屏。设计了分页显示设计32个独立页面，单通道存储深度要扩展为 。（3）采样率: 我们设计的系统可以对内时钟和外时钟进行选择，内部时钟。内时钟与时间分辨力的指标在数值上是相等的。对内时钟采样的情况，存储、显示的数据序号与时间成正比，对于固定的存储深度可以存储的时间也是固定的，。 式(2-2)（4）触发控制回读数据中的触发点在存储深度中的位置只与延迟计数的模值有关，单片机可以通过程控延迟计数器的模值M，来达到控制触发位置在存储深度中任意可调的目的，延迟计数次数与触发位置在数值上是相等的，即 式(2-2)式中，表示回读数据中触发位置距离正向最末一点的相对位置。对于的存储深度，延迟计数模值范围。为了保证桶形存储器中没有历史数据残余，可以使用这里的一种 算法：单片机要发送的延迟值为，必须使延迟计数器在使能之前预先延迟 式(2-3)这段时间可以通过软件设置来强制延迟。（5）显示分辨率 40 32由于显示的线有垂直的线，因此我们没有采用平时显示曲线的xy方式而采用了xyz方式。而xyz方式显示占用空间时间都大，并且频率低的时候不容易观察，显示不稳定，而显示的数据的信息量比较小，仅有8个通道每一个通道又仅仅包含01电平，因此我们用用四个象素点来区别01电平，利用1个象素点来区别通道。最小一个周期显示4个点，最多的时候显示8个周期需要32个点。因此我们尽量的提高效率的情况下我们采用了40 32 的分辨率。这样使得刷新频率在示波器上限频率不变的情况下可以提高。如果需要看的效果更好一点的话可以看我们为更高级用户设计的同步显示的液晶上的波形。（6）时基扩展我们用过采样的方法，对采集回的数据采样率与扫描速度档位设定的采样率，将题目基本要求指标进行了较大幅度的提高，将扫描速度最低100ms按1，2，5分档。 平移显示缓存在内存中的首址并刷新缓存，执行显示程序可以实现时基的平移，此时可以看见屏幕边缘的波形的前驱或者后继波形。我们最多可以显示的不重叠的波形的页数为1000除以32 等于31页三、 电路设计与实现1 序列信号产生器的实现序列形式由用户任意可编程的，频率产生的范围是，输出的频率有两种形式：一是固定100Hz的频率输出，它是为了满足题目基本要求而设计的；另一个可以由用户编辑在设计范围的预置频率输出。 产生数字序列的原理是将用户输入的数字序列放入一块内存空间，软件按地址自增的方式将序列送出，如图3-1要产生题目示例中的波形只要编辑图右方的序列，依次将序列按照程控的频率送出之后,就形成了频率可控的循环移位序列，同理按照用户的编辑可以产生用户编辑的任意序列。0000010110000010010000011010000001010000001010000001010000001010地址自增 图 3-1 序列在内存中的存储格式 为了实现同步时钟的输出可以按照用户编辑的形式通过两片锁存器同步输出。电路的实现比较简单，如图3-2所示只要用锁存器将当前单片机读出的存储器的值锁存即可。为了实现同步时钟（外部时钟）输出，我们采用两次锁存的方法实现时钟的同步输出：首先向地址8000H，传送1个BYTE的数据，将当前的内存地址中的数据字，锁存到中；锁存器、共用片选信号，当再次发送同步时钟，同步时钟将被锁存到锁存器的输出端，上一次锁存到中的数据字将同时锁存到端，从而实现了同步。输出时经过一级缓冲器将电平驱动为TTL。图3-2 数字信号同步输出电路图2 逻辑输入电路设计输入电路的核心是比较电路，即将输入信号与设定门限电平相比较，当输入信号的幅度超过门限电平时，比较器输出为低。为了消除叠加噪声，设计时引入正反馈，进行迟滞比较、可以消除噪声干扰的影响。本系统采用LM339实现比较器功能。LM339对比较信号源的内阻限制不大，共模范围宽，差动输入可以等于电源电压。它可以满足输入电路对输入阻抗的要求，另外与D/A配合完成对门限电压16级程控变化。UiUo图3-3 迟滞比较电路形式及输入输出关系比较器的反馈到同向端电压， 式(3-1) 如图3-3按照正反馈电路跳变的临界状态，求出迟滞电平：临界状态：高电压翻转时 式(3-2)与低电压翻转时 式(3-3)为正反馈系数，为D/A输出的基准电压，为高迟滞电压、为低迟滞电压。可见，和都是在原来初值上叠加D/A的步进精度。由式(3-2)与式(3-3)可知，电路不仅满足的步进要求，而且还要使小于两个档位之间的差值。我们将置于每两档之间，可以满足上面的要求取所以，正反馈系数取图3-4 单通道迟滞比较电路实际采用的如图3-4所示，其中为输出的上拉电阻，反馈系数由电阻分压而得，取为，取为时， 。D/A的模拟量的初值为，D/A步进精度为，这样形成的门限电压的步进值与输出模拟量的关系如表3-1中所示。表3-1 门限电压的步进值与D/A输出模拟量的关系D/A模拟输出(V)0.1280.3840.640.8961.1521.4081.6641.92 (V)0.250.500.751.001.251.501.752.00(V)0.1250. 3750.6750.8751.1251.3751.6751.875D/A模拟输出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252. 3752.6752.8753.1253.3753.6753.875图3-5 迟滞比较器仿真电路图3-5为Multisim仿真电路图：用电源模拟了当前D/A的输出0.122V, 图3-6给出的示波器的波形记录，从放大后的波形上看、验证了我们的理论计算的正确性。另外15级的输入输出经过仿真也与理论值十分接近。图3-6 迟滞比较器测试电压波形仿真结果本系统共有8路独立的数字信号输入，另外有1路同步时钟，各路均通过上面的电路进行迟滞比较，再接入到FPGA采集模块。电路原理见附录图7-4。3 数据采集模块的PLD设计FPGA器件采用的是Altera公司的可编程器件EP1K50。EP1K50是一种高密度，高性能的FPGA,有2880个宏单元，249个I/O引脚，可以满足逻辑数量的要求。利用支持在系统编程(ISP),用较短的时间从硬件上实现了复杂的控制逻辑，减少了软件的编写量，加快了系统设计的速度。图 3-6 采集模块与单片机的接口模块 图 3-7 采集模块的顶层文件采集模块由接口模块和采集控制模块组成。如图 3-6，接口模块由一个译码器、DFFE和一个读信号组合逻辑构成，它的主要作用是形成FPGA内部模块的地址，供单片机访问和控制内部模块使用。 十六位分频器寄存器的低八位 十六位分频器寄存器的高八位 十六位延迟计数器寄存器的低八位 十六位延迟计数器寄存器的高八位 外部读模式与内部写模式选择 触发使能 捕获开始 内外时钟选择 图3-8 数据采集仿真时序图3-8是采集控制模块的工作时序仿真，其中 信号为单片机置FPGA的工作模式，在给图中可以看出在工作模式下（rwslt0）当 输出低脉冲后，开始数据捕捉；从该时刻到trigen变高，是软件强制延迟的时间；trigen变高后允许触发，无论是内触发还是外触发在第一个触发信号来临后如果上位机没有把rwslt变低的话，触发后延时模块开始计时，当触发后采集的个数达到预定的值的时候FPGA把dly_sta置高，把端口子地址7（实际中的端口地址0x0A07地址）的d0位置高并且停止地址计数。上位机可以用dly_sta的上升沿触发中断，或者循环查询看是否触发并采集结束。 变低后，该模块处于和外部通信状态，可以从最低端端口依次读出RAM中的数据，读完整个内存后刚好地址回到初始值。4 示波器显示控制电路 图3-9 扫描控制设计示波器显示控制电路通信接口（Interface）的结构与采集模块的接口原理相同，它对总线译码形成了几个访问地址：端口地址： 写显存地址 端口地址： 内部功能模块的公用清零端端口地址： 外部写模式与内部读模式选择FPGA时序仿真验证：（1）当执行指令 MOV A003H,#00H 时，读写控制器状态为外部写模式，如图3-10所示，执行完该指令后，如若再执行MOV A000H,#?H 则执行写显存操作（地址增量方式）。（2）当执行指令MOV A003H,#01H 时，读写控制器状态为内部读模式，执行完该指令后，等读地址计数器循环复位后即取得同步，它将完成以下操作： 选通双通道转换器的地址，水平扫描阶梯电压输出时，选通水平通道地址；垂直扫描阶梯电压输出时，选通垂直通道地址； 地址增量方式读出数据，并实现并串转换，通过轴实现并串转换； 同步扫描的逆程时间，该时间轴输出逻辑（消隐状态）（3）垂直扫描正程（白色区间）：垂直扫描全程时间 = 40:1，满足设计要求。如图3-11；（4）水平扫描正程时间（白色区间）：水平扫描 = 32:1，满足设计要求。如图3-12，这里每字节数据代表8个水平扫描阶梯。 图3-10 MOV A003H,#00H的指令时序经过相同的仿真步骤可以完成对MOV A003H,#01H的指令时序，仿真结果也正确。 图3-11 垂直方向一个周期的消隐状态输出 图3-12 水平方向一个周期的消隐状态输出经过仔细观察比较，可以确定以上的时序已达到了我们设计功能要求。5 掉电保护电路电路利用实时日历钟芯片内的空闲RAM，它带有电池供电回路：当有外接电源时，电池处于充电状态，PCF8538的Vcc由外接电源供给;当断电或掉电时，才用电池供电，以保持PCF8538在断电或掉电仍然工作或保持RAM中的值。如图3-13: 图 3-13 掉电保护电路当程序运行期间，将有关系当前状态的全局变量写入PCF8538的空闲内存，系统复位时，首先利用程序将保存的值付给全局变量，系统就恢复到掉电以前的状态。四 软件设计与实现1软件功能（1）数字信号发生器及键盘操作初始化定时中断键盘输入获取计数序列缓冲区数据移位IO口输出获取触发字spi通信协议图4-1图4-22基本控制流程图初始化选择触发方式选择触发源触发条件设置获得触发位置送FPGA控制字 使能触发触发过程处理模块显示模块 送FPGA控制串等待触发条件满足释抑时间？自动触发满足触发条件触发End_flagNY等待中断逻辑分析仪软件总流程触发方式的实现 图4-3五、 系统测试与结果分析为了验证我们的作品达到了题目要求，我们提出了自己的测试方案。测试仪器：示波器 Agilent 54622D （100M） 数字模拟混合示波器信号源 MOTECH(茂迪)FG-506 万用表 胜利DT890D示波器 红华模拟示波器5020 一台 电 脑 奔腾2.40G 一台打印机 Canon喷墨打印机 一台第一部分 数字信号发生器的功能指标的测试自制的数字信号发生器作为题目要求的一个测试模块，对系统的测试结果起到关键的基准作用，因此对它的功能指标是整个系统自测试的基础。数字信号发生器测试：测试方案：用数据方式编辑一个 M=16的循环移位序列（如），测试用的逻辑分析仪的时间分辨力远远高于自制数字信号发生器。用逻辑分析仪的单次触发方式捕捉产生的数字信号，与理论值相比对。表5-1 数字信号发生器测试表 测试条件：室温27C 不同输出信号频率下的测量输出频率设定（Hz）编辑输出数字序列信号频率测量(Hz)相对误差（%）单次捕捉数字序列10001H,02H,04H,08H01H,02H,04H,08H1K01H,02H,04H,08H01H,02H,04H,08H10K01H,02H,04H,08H01H,02H,04H,08H结果分析：以上记录的数字频率测量结果是多次测量的平均值，最大的相对误差为 %（预设为 Hz时），它从一定程度上反映了数字信号发生器的频率的程控稳定程度。从测试结果来看，捕捉到的数字序列与理论设计完全相同(没有对大量进行测量)。测试结果表明：自制数字信号发生器可以完成输出频率的预设和数据字发生的编辑。第二部分 简易逻辑分析仪功能指标的测试自制的数字信号发生器测试通过后，就可以作为下一步测试的激励源，这将大大方便简易逻辑分析仪的测试。（一）功能测试部分单次触发：编辑触发字，使产生触发信号，按键进入单次触发方式,每按键一次，屏幕刷新一次，实测结果表明单次触发方式功能良好。正常触发：编辑数字信号发生器产生一串循环字序列，频率为 ，将逻辑分析仪触发字设置为单级触发字，其它为无关项。按键进入正常触发方式，逻辑分析仪总能被触发，并且不断地刷新屏幕；重新设置逻辑分析仪的单级触发字，则没有触发信号产生，屏幕不能自动刷新，这表明逻辑分析仪的正常触发方式功能良好。自动触发：编辑数字信号发生器产生一串循环字序列，频率为，将逻辑分析仪触发字设置为单级触发字，其它为无关项。设定自动触发后，逻辑分析仪总能被触发，并不断刷新屏幕，重新设置逻辑分析仪的单级触发字，保持数字信号发生器产生的序列不变，逻辑分析仪仍能够被触发，表明逻辑分析仪的自动触发功能良好。多级触发：编辑数字信号发生器产生的频率为100Hz的循环数字序列如下表所示： 表5-2 测试数字信号序列存储结构111111110000000011111111编辑逻辑分析仪的触发字中的2位 3级与表5-2中的单通道数字序列先后次序完全相同。按键进入逻辑分析仪的正常触发方式，这时逻辑分析仪总能被触发，屏幕不断刷新；改变逻辑分析仪的2位3级触发字的任意一位，在进入正常触发方式后，将不能够再被触发。这表明逻辑分析仪的3级触发方式功能良好。程控触发位置编辑数字信号发生器产生一串循环字序列，频率为，将逻辑分析仪触发字设置为单级触发字，其它为无关项。按键进入自动触发方式。观察这时的示波器显示，可以看到示波器清晰稳定地显示8路数字信号波形。为了验证显示的正确性，用Agilent示波器的数字信号的探头测量信号发生器的输出端，调节Agilent示波器的扫描速度与当前的逻辑分析仪的扫描速度一致或接近，可以看到逻辑分析仪与Agilent示波器显示的波形相同。按下左移键可以在示波器看到触发位置连续左移，按下右移键可以看到触发位置连续右移。以上表明，示波器显示正常，波形正确，触发位置可调至存储深度的任意位置。 时间标志线和逻辑状态显示 编辑数字信号发生器产生一串循环字序列，频率为，将逻辑分析仪触发字设置为单级触发字，其它为无关项。按键进入自动触发方式。按键调节时间标志线位置，可以观察到液晶对时间标志线处的逻辑状态正确。掉电保护测试：开机后，设置触发方式全局变量，关机后，重新开机，如果用户的值保持不变，则表明掉电保护有效。掉电保护对全局变量都有效，可以多次测试。（二）指标测试部分1 扫描速度测试扫描速度测试,各个档位的测量周期信号取为分析仪扫描速度数值的1/10，在理论上满屏恰好容纳10个周期，实际中的偏差就是误差。数字信号发生器可预置输出频率，实际中的精确值要由Agilent数字模拟混合示波器来校准。表5-3扫描速度1232 输入电路的输入阻抗测量测试原理如图5-1所示：输入电路正弦交流信号源示波器图 5-1 用信号发生器产生5V的TTL信号，串联一个电阻接入输入电路，示波器探头加在输入电路的输入端。当调节为零时，调节信号源幅度的同时观察示波器的信号幅度，使幅度为；调节电位器由小到大直至输入电压为，用万用表测出此时的的值，输入阻抗。 用相同的方法依次测量九路（含同步时钟）输入阻抗，并在表5-4中记录。表5-4 输入阻抗的测量 测试条件： 室温27C 输入的数字信号频率100KHz各路编号D0D1D2D3D4D5D6D7CLK输入阻抗()3 门限电平的步进精度测试D/A输出双踪示波器三角波输入迟滞比较器 图 5-2 程控迟滞比较器精度测试原理图如测试原理图5-2所示，用信号源输出一个峰峰值为5V，频率为的三角波信号输入八路中任意一路，用示波器的双踪模式观察三角波输入与比较器的输出，理论上可以得如图中所示的波形。通过菜单界面设置门限电压，观察输出脉宽的上升沿与下降沿所对应的迟滞电平与。在表中记录观察到的与的值。表 55预设门限 U(V)0.250.500.751.001.251.501.752.00的测量值（V）的测量值（V）（V）相对误差（%）预设门限 U(V)2.252.502.753.003.253.503.754.00的测量值（V）的测量值（V）（V）相对误差（%）将表中数据与表 31 期望值相比较，得出结论：综合上面的测试结果，系统可以达到的功能与性能指标如表中所示：表5-6 测试结果汇总表可支持通道数单次触发存储深度正常触发时间分辨力自动触发定时采样速率（）三级触发方式状态分析速率()支持鼠标操作（Y/N）显示有效面积支持打印功能（Y/N）显示分辨率显示帧频十六进制显示定时图显示时基扩展功能换页功能电平设置注：部分参数由设计保证，没有实测过六、 结论经过4天的艰苦努力，我们团结协作完成了竞赛题目的设计和制作，通过对实际电路的设计以及相关程序的编写, 我们更进一步的认识到加深对基础知识的理解的重要性，同时也注重了模块化编程思想的理解，检验了平时学习的成果。本设计中应用了EDA工具和可编程器件,使设计和调试进程加快,模块化的软件设计调试方便,这是我们能够完成这次竞赛的重要因素。竞赛中也暴露我们还有许多不足之处，我们将继续努力，以争取在以后的学习和工作中改进。七、 附录 1 参考文献1 A VLSI Based Logic Analyzer Interface For A Microprocessor Development SystemB.Z.Lee R.Z.Makki University of North Carolina at Charlotte C.Rohe IBM Charlotte, North Carolina 2 Instrumentation Integrated System Alice LuhCalifornia State Polytechnic UniversityPomona3 张世箕, 数据域测试及仪器, 电子工业出版社， 1994年11月4 美约输肯尼 吴运熙、张压西、刘大可译, 逻辑分析仪 ，电子工业出版社，1985年2月5 刘国林、殷贯西,电子测量, 机械工业出版社，2003年1月6 顾乃绂、孙续 ,逻辑分析仪原理与应用,人民邮电出版社，1989年5月7 李爱华、王章,高速FIFO存储芯片IDT7207在虚拟逻辑分析仪设计中的应用,期刊文章,（西南石油学院，四川，成都 610500）8 张学强 秦龙勇 谢拴勤, 基于FPGA的多路模拟量、数字量采集与处理系统 9戴志坚 师奕兵 王志坚， 逻辑分析仪高速数据采集及数据窗口定位，期刊文章，（电子科技大学自动化工程学院，成都 610054） 2 核心器件资料 TLC7528LM19374LS245图 7-1 核心器件引脚图3 系统原理图图7-2 最小系统原理图 图7-3 数据总线与液晶接口原理图图 7-4 逻辑输入电路的原理图图 7-5 示波器显示控制电路原理图 4设计文档保存路径F:elephanixGoing_onOn_Going(copy)逻辑分析仪