《通信集成电路设计》第02章(A).ppt

2 3S型时分接线器 S型时分接线器是空间型接线器 spaceswitch 其功能是完成 空间交换 即在一根入线中 可以选择任何一根出线与之连通 2 3 1S型接线器的基本组成S型接线器由m n交叉点矩阵和控制存储器组成 在每条入线i和出线j之间都有一个交叉点Kij 当某个交叉点在控制存储器控制下接通时 相应的入线即可与相应的出线相连 但必须建立在一定时隙的基础上 2 3 2S型接线器的工作原理根据控制存储器是控制输出线上交叉接点闭合还是控制输入线上交叉接点的闭合 可分为输出控制方式和输入控制方式两种 一 输出控制方式图2 13所示为8 8S型时分接线器的组成方框图 二 输入控制方式输入控制方式的S型时分接线器 每条输入线上都配有一个控制存储器 控制该输入线与输出线的所有交叉接点 电路设计 电路的结构图 以8入8出为例空间开关是个什么样 如何用数字电路的元素来表示 电路的总体 data in clk 程序存储器 输入时钟电路 CPU接口电路 data out MBEB CSB RDB WRB A D F0 MF0 reset 8个8选1 modulemux hw0 hw1 hw2 hw3 hw4 hw5 hw6 hw7 out0 out1 out2 out3 out4 out5 out6 out7 sel0 sel1 sel2 sel3 sel4 sel5 sel6 sel7 output 7 0 out0 out1 out2 out3 out4 out5 out6 out7 input 7 0 hw0 hw1 hw2 hw3 hw4 hw5 hw6 hw7 input 2 0 sel0 sel1 sel2 sel3 sel4 sel5 sel6 sel7 reg 7 0 out0 out1 out2 out3 out4 out5 out6 out7 always hw0orhw1orhw2orhw3orhw4orhw5orhw6orhw7orsel0 begincase sel 3 b000 out1 hw0 3 b001 out1 hw1 3 b010 out1 hw2 3 b011 out1 hw3 3 b100 out1 hw4 3 b101 out1 hw5 3 b110 out1 hw6 3 b111 out1 hw7 endcaseend endmodule 交换部分 modulec ram wr clk wr en wr addr data in rd clk rd en rd addr data out inputwr clk wr en rd clk rd en input 23 0 data in input 4 0 wr addr rd addr output 23 0 data out reg 7 0 data out reg 23 0 mem 31 0 always posedgewr clk if wr en mem wr addr data in always posedgerd clk if rd en data out mem rd addr endmodule 控制部分 时钟电路 modulemf time renset clk f0 mf0 count ts 32 count bit 8 count mf 16 inputrenset clk f0 mf0 output 4 0 count ts 32 output 2 0 count bit 8 output 4 0 count mf 16 wireen1 en2 en3 ts 32ts 32 clk clk reset reset en en1 clr clr1 count ts 32 count ts 32 bit 8bit 8 clk clk reset reset en en2 clr clr2 count bit 8 count bit 8 mf 16mf 16 clk clk reset reset en en3 clr clr3 count mf 16 count mf 16 assignen1 count bit 8 7 1 0 assignen2 1 assignen3 count ts 32 31endmodule 电路图 clk reset f0 mf0 count ts 32 count bit 8 count mf 16 32个时隙计数器 modulets 32 clk reset en clr count ts 32 inputreset clk en clr output 4 0 count ts 32 reg 4 0 count ts 32 always posedgeclkornegedgereset beginif reset count ts 32 5 h00 elseif clr count ts 32 5 h01 elseif en count ts 32 count ts 32 1 endendmodule 每个时隙的8位计数器 modulebit 8 clk reset en clr count bit 8 inputreset clk en clr output 2 0 count bit 8 reg 2 0 count bit 8 always posedgeclkornegedgereset beginif reset count bit 8 3 h0 elseif clr count bit 8 3 h0 elseif en count bit 8 count bit 8 1 endendmodule 16个复帧计数器 modulemf 16 clk reset en clr count mf 16 inputreset clk en clr output 3 0 count mf 16 reg 3 0 count mf 16 always posedgeclkornegedgereset beginif reset count mf 16 4 h0 elseif clr count mf 16 4 h0 elseif en count mf 16 count mf 16 1 endendmodule CPU接口电路 修改 moduleMICRO reset MBEB CSB RDB WRB A D reg o inputreset MBEB CSB RDB WRB input 7 0 A input 7 0 D reg 7 0 D out latch A output 7 0 reg o 地址锁存always aleorA beginif ale latch A A end 寄存器体c ramc ram wr clk wr wr en 1 b1 wr addr latch A data in D rd clk clk rd en 1 b1 rd addr count ts 32 count bit 8 data out reg o intel和motorola接口的统一sel intsel int MBEB CSB RDB WRB wr rd endmodule modulesel int MBEB CSB RDB WRB wr rd inputMBEB CSB RDB WRB outputwr rd wirerd1 rd2 wr1 wr2 E RWB regwr rd assignE RDB RWB WRB assignrd1 CSB RDB assignrd2 CSB endendendmodule top 2 4多级时分交换网络 2 4 1T S T型时分交换网络一 读 写方式的T S T网络T S T交换网络是由输入级T接线器 TA 和输出级T接线器 TB 中间接有S型时分接线器组成 1 奇偶关系2 相差半帧的关系 反相法二 写 读方式的T S T交换网络 三 T S T交换网络的分析1 输入级T接线器和输出级T接线器的安排从原理上讲 输入T级和输出T级采用何种控制方式都是可以的 但是从控制的方便 以及维护管理的角度出发 还是有讨论的必要 2 控制存储器的合用由于输入T级和输出T级采用了不同的控制方式 故它们的存储器可以合用 1 读 写方式的合用从图2 15可以看出 CMA0和CMB0两个控制存储器 一个是在2 单元里存24 地址 一个是在130 单元里存24 地址 这说明两者合用后 只要在相差半帧 或相差一个时隙 的单元地址里写入同样的话音在SM的存放地址就可以了 2 写 读方式的合用从图2 16可以看出 CMA0和CMB0占用的单元地址是相同的 都是24 单元 只是单元里存放的话音存储器的地址相差半帧 2 4 2S T S型时分交换网络S T S三级时分交换网络是由输入S级 中间T级和输出S级组成 如图2 19所示 2 4 3其他形式的多级时分交换网络一 T S S T网络日本NEC公司生产的NEAX 61是典型的T S S T时分交换网络结构 二 S S T S S网络S S T S S是意大利Telettra公司的DTN 1数字交换机的交换网络所采用的结构 这种网络是在两侧各配备两级S型接线器 中间为一级T型接线器 2 5阻塞的概念与计算 2 5 1阻塞的概念所谓阻塞是指主叫向被叫发出呼叫时 被叫虽然空闲 但由于网络内部链路不通 而使呼叫损失的情况 2 5 2阻塞概率的计算以图2 15的T S T网络为例 这是一个具有16条输入母线 16条输出母线 每条母线上有256时隙的交换网络 为了降低阻塞概率 就需要增加级间的链路数即内部时隙数 这样低的阻塞概率可以近似地看作为零 即交换网络可认为是无阻塞网络