《计算机维修技术第3版》第03章CPU系统结构与故障维.ppt

计算机维修技术第3版教学课件易建勋编著清华大学出版社2013年8月 本课件随教材免费赠送给读者 读者可自由播放 复制 分发本课件 也可对课件内容进行修改 课件中部分图片来自因特网公开的技术资料 这些图片的版权属于原作者 感谢在因特网上提供技术资料的企业和个人 本课件不得用于任何商业用途 课件版权属于作者和清华大学出版社 其他任何单位和个人都不得对本课件进行销售或修改后销售 作者 易建勋2013年8月 作者声明 第3章CPU系统结构与故障维修 3 1CPU类型与组成3 1 1CPU的发展3 1 2CPU的类型3 1 3CPU型号标识3 1 4CPU基本组成3 1 5CPU接口形式3 2CPU基本结构3 2 1CPU系统结构3 2 2高速缓存单元3 2 3取指令单元3 2 4译码单元3 2 5控制单元3 2 6执行单元3 2 7退出单元 3 3CPU设计技术3 3 1x86指令系统3 3 2流水线技术3 3 3多核CPU技术3 3 4CPU设计热功耗3 3 5CPU节能技术3 3 6CPU温度控制技术3 4CPU故障分析与处理3 4 1CPU产品选择3 4 2CPU超频方法3 4 3CPU发热故障处理3 4 4CPU负载100 故障处理3 4 5CPU故障维修案例 3 1CPU类型与组成 3 1 1CPU的发展 1971年 Intel公司的TedHoff 特德 霍夫 设计了世界上第一个微处理器Intel4004 3 1 2CPU的类型 x86系列CPU生产厂商 Intel 英特尔 AMD 超微 VIA 威盛 x86系列CPU在操作系统一级相互兼容 产品覆盖90 以上的桌面微机市场 非x86系列CPU生产厂商有 IBM ARM 安媒 Sun HP MIPS等 产品主要用于大型服务器和嵌入式系统 产品大多互不兼容 3 1 2CPU的类型 1 Intel公司CPU产品类型桌面型例 Core 2 i3 i5 i7系列 用于商业办公和个人计算机 移动型例 Core Atom系列 用于笔记本计算机 平板计算机 服务器型例 Xeon Itanium系列 用于服务器主机 嵌入式例 8051 Atom系列 用于工业控制和智能手机 3 1 2CPU的类型 补充 CPU产品应用领域 3 1 2CPU的类型 Intel公司桌面型产品 酷睿 Core 系列 市场主流 奔腾 Pentium 系列 趋于淘汰 赛扬 Celeron 系列 零星产品 以上系列在软件上相互兼容 3 1 2CPU的类型 2 AMD公司CPU产品类型AMDPhenom系列 羿龙 AMDAthlon系列 速龙 AMDSempron系列 闪龙 AMD笔记本系列 炫龙 AMDOpteron服务器系列 皓龙 3 1 2CPU的类型 3 1 3CPU型号标识 CPU型号标识方法第1行 Intel 出产日期 型号 第2行 产品系列 第3行 S Spec编码和封装地 第4行 CPU技术参数 第5行 产品出厂编号 3 1 3CPU型号标识 2 S Spec编码方法Intel公司为用户查询CPU产品制定的编码 编码为5位 以 SLxxx 进行标记 xxx 为英文字母或数字 没有S Spec编码的CPU大多是工程测试样品 包装盒 3 1 3CPU型号标识 S Spec编码查询网站 3 1 3CPU型号标识 PCG 平台兼容性指南 参数含义PCG参数是CPU发挥正常功能必需的电源标准版本 这个标准仅适用于桌面CPU 笔记本CPU和服务器CPU均无此参数 3 工艺步进表示 字母 数字字母和数字越大 CPU核心工艺就越新 例 E0 和 C0 两种工艺步进中 E0核心比C0核心更稳定 3 1 3CPU型号标识 提高CPU性能的方法改进CPU系统结构 改进CPU的指令系统 改进CPU制造工艺 改进CPU工作环境 3 1 3CPU型号标识 补充 与CPU性能相关的3个因素 1 程序编译后 在CPU中运行的机器指令数量 它与CPU的指令系统与编译程序有关 2 执行机器指令所需的平均机器周期数量 它与CPU系统结构和设计技术有关 3 每个机器周期执行时间的长短 它与CPU材料和加工工艺有关 3 1 4CPU基本组成 CPU基本组成CPU由半导体硅芯片 基板 针脚或无针脚触点 导热材料 金属外壳等部件组成 无针脚触点 电阻和电容 3 1 4CPU基本组成 AMDPhenomIICPU 羿龙4核 3 1 4CPU基本组成 补充 非x86系列CPU 3 1 4CPU基本组成 CPU基本组成 FC PGA封装 3 1 4CPU基本组成 1 外壳 HIS 镀镍铜板 保护CPU核心 有利于散热片的良好接触 2 导热材料 TIM 导热膏 良好的绝缘性和导热性能 3 CPU核心 die 硅晶片 4 转接层将CPU内核信号转接到CPU针脚 保护CPU核心不受损伤 固定CPU核心 为CPU提供绝缘和导热性 3 1 4CPU基本组成 5 基板连接转接层与CPU针脚 防止CPU内核高频信号对主板产生干扰 6 电阻和电容消除CPU电路干扰 7 针脚镀金无针脚触点 讨论 为什么CPU引脚越来越多 3 1 4CPU基本组成 CPU内核组成IntelCorei7CPU物理内核 4核 3 1 4CPU基本组成 AMDPhenomCPU物理内核 4核 3 1 4CPU基本组成 Corei7内核面积 18 9mm 13mm 246mm2 CPU内核分为核心与非核心两大部分 核心 CPU执行流水线 L1 L2级高速缓存 非核心 L3级高速缓存 集成内存控制器 IMC 快速路径互连总线 QPI 功耗与时钟控制单元等 3 1 5CPU接口形式 CPU无针脚设计 采用LGA插座安装 LGA插座 3 1 5CPU接口形式 AMD公司CPU接口形式CPU短针脚设计 采用AM插座安装 AM3插座 3 2CPU基本结构 3 2 1CPU系统结构 1 CPU工作过程将指令和数据加载到Cache 指令缓存 从Cache或内存获取指令 取指令 将指令译码为微操作指令 译码 对微操作指令分配资源 指令控制 对操作数进行计算 执行 计算结果写回缓存和内存 退出 3 2 1CPU系统结构 2 Corei7CPU结构 3 2 1CPU系统结构 3 Corei7CPU指令执行速度 单核 5个64位ALU 3个128位FPU 每个时钟周期可以取指令160位 译码5条x86指令 发射7条微指令 重排序和重命名4条微指令 发送6条微指令到执行单元 完成并退出4条微指令 3 2 2高速缓存单元 1 存储器局部性原理CPU对局部范围的内存地址频繁访问 而对此范围以外的地址则访问比较少的现象 称为存储器局部性原理 时间局部性近期访问的程序代码 可能不久将再次访问 空间局部性地址相邻近的程序代码 可能会连续访问 3 2 2高速缓存单元 指令地址的规律一般连续分布 因为程序往往重复使用它刚刚使用过的指令 循环程序段和子程序段需要重复执行多次 对这些地址的访问就具有空间上集中的倾向 数据地址的规律数据分布的随机性较大 集中存放的倾向不如指令明显 数组这种数据结构 在内存单元的分布相对集中 3 2 2高速缓存单元 2 高速缓存技术高速缓存在内存与CPU寄存器之间设置一个高速的 与计算单元速度同步 容量相对较小的存储器 将一部分马上需要执行地指令或数据 从内存复制到这个存储器中 供CPU在一段时间内使用 这个介于内存与CPU之间的高速存储器称为Cache CPU内部的高速缓存由硬件控制 不需要软件进行调度指挥 3 2 2高速缓存单元 3 命中率CPU访问内存时 先访问Cache 在Cache中找到所需数据的概率称为命中率 对于没有命中的指令或数据 CPU只好再次访问内存 这时CPU将会浪费更多的时间 目前CPU中高速缓存的命中率可达到95 以上 3 2 2高速缓存单元 4 Corei7CPU高速缓存结构三级缓存结构一级缓存 L1Cache 二级缓存 L2Cache 和三级缓存 L3Cache L1Cache分为数据缓存和指令缓存 两者可以同时被CPU访问 3 2 2高速缓存单元 5 TLB 旁路转换缓冲器 的基本功能虚拟地址寻址x86CPU对内存采用虚拟地址寻址虚拟地址 虚页号 页内偏移量 3 2 2高速缓存单元 TLB工作原理TLB是一个专用高速缓冲器 TLB用于存放近期经常使用的页表项 CPU进行地址转换时 可以在TLB中直接转换 在TLB没有命中时 才需要访问内存中的页表 TLB功能将虚拟内存地址转换成物理内存地址的硬件单元 3 2 3取指令单元 指令预取单元结构 3 2 3取指令单元 2 指令预取缓冲区读取的指令块越长 CPU能够对程序分支作出更加正确的预测 指令长度如果指令平均长度不超过4个字节 那么Corei7平均每个时钟周期可以处理4条指令 很多指令长度有可能大于5个字节 64位模式中 SSE指令长度经常为7 9个字节 3 2 3取指令单元 4 指令分支预测单元对指令进行分支预测 可以避免出现译码中断 例 遇到分支指令 ifthenelse 等语句时 必须等待条件判断成立后 才能继续执行运算 分支指令的数量程序中约有10 的语句是无条件分支指令 约10 20 的语句是有条件分支指令 3 2 3取指令单元 分支预测的基本原理设立一个分支目标缓冲区 BTB 在缓存区中存放最近一次运行时 分支判断成功的信息 如果当前指令与分支目标缓冲区中某一条指令的地址相同 则该指令 如循环指令 是分支指令 并预测成功 从BTB直接获得目标指令指针 反之 则顺序取指令 3 2 4译码单元 1 译码单元结构x86CPU将指令译码成1个或多个长度相同 格式固定 类似RISC形式的微指令 3 2 4译码单元 译码单元类型硬件电路译码 速度比微指令译码快 但是电路复杂 而且扩展指令时 需要重新设计硬件译码电路 微指令译码 速度慢 但是指令扩展容易实现 x86CPU将指令译码成1个或多个长度相同 格式固定 类似RISC形式的微指令 OP x86CPU计算单元执行的指令是译码后的微指令 而不是编译后的x86指令 说明 微指令是CISC与RISC融合的形式 3 2 4译码单元 2 简单指令译码器 SD SD用来处理对应1条微指令的简单x86指令 例 所有SSE指令都可以用简单译码器处理 生成1条微指令 实际应用中 往往采用硬件电路实现简单x86指令的译码 3 复杂指令译码器 CD CD用来处理对应4条微指令以上的复杂x86指令 例 向量指令是一种复杂指令 它需要微码ROM和复杂译码器共同完成译码工作 应用程序很少使用复杂的x86指令 因此复杂指令译码器对CPU的整体性能影响不大 3 2 4译码单元 4 微指令ROM长于4个微指令的复杂x86指令 需要由微程序ROM和复杂译码器共同处理 微程序控制思想 将复杂的x86指令编制成多条微指令 以简化控制操作 由若干微指令组成一段微程序 解释执行一条x86指令 微程序编制好后 事先存放在CPU内部的微程序ROM中 复杂指令译码时 由微程序ROM和复杂指令译码器共同译码 说明 微指令是硬件软件化的设计思想 3 2 5控制单元 1 指令控制单元基本结构指令控制单元 ICU 采用乱序执行技术 3 2 5控制单元 2 乱序执行 OOO 指CPU允许多条指令 不按程序规定的顺序 分开发送给各相应电路单元进行处理 然后将处理结果重新排序 例 某一程序片段有7条指令 此时CPU乱序执行引擎将检查指令能否提前执行 相关性检查 如果没有指令和数据相关 就根据各单元电路的空闲状态 将能够提前执行的指令立即发送给相应电路执行 各单元乱序执行完指令后 乱序执行引擎再将运算结果重新按原来程序指定的顺序排列 采用乱序执行技术的目的 是为了使CPU内部电路满负荷运转 提高CPU运行程序的速度 3 2 5控制单元 3 寄存器重命名 RAT 寄存器重名问题在乱序执行技术中 不同的指令可能需要用到相同的通用寄存器 GPR 特别是指令需要改写该通用寄存器的情况下 为了让这些指令能并行计算 解决方法是对一些寄存器进行重命名 不同的指令可以通过具有相同名字 但实际不同的寄存器来解决 3 2 6执行单元 1 执行单元 EXE 结构5个64位ALU 整数算术逻辑运算单元 3个128位FPU 浮点处理单元 3个128位SSE 向量处理单元 ALU FPU SSE共享某些硬件资源 3 2 6执行单元 执行单元结构 3 2 6执行单元 2 数据分配端口 DP 在同一时间内 1个数据分配端口只能由一条微指令进入 3 整数执行单元 IEU 每个执行单元可以独立处理一个64位的整数 Corei7的单核可以在一时钟周期内同时执行3组64位的整数运算 3 2 6执行单元 4 浮点处理执行单元 FPEU 在处理器中 浮点运算与整数运算的指令调度是完全分离的 并且它们的处理方式也完全不同 端口1的浮点处理执行单元负责加减简单运算 端口0的浮点处理执行单元负责乘除等运算 端口5的浮点处理执行单元负责移位等运算 Corei7具备在一周期内完成3条浮点指令的能力 讨论 3GHz的Corei7每秒钟执行多少条指令 3 2 7退出单元 1 载入 存储单元结构 Load Store Load Store例 如MOV PUSH等指令的操作 运算过程中 会用到数据和生成数据 这些数据的存取操作由Load Store单元完成 Load单元功能将数据从内存或缓存加载到运算单元的寄存器中 Store单元功能将计算结果从寄存器写回缓存和内存 3 2 6执行单元 Load Store结构 3 2 7退出单元 载入 存储的特点CPU中Load Store操作十分频繁 约占所有指令的1 3 它对系统性能影响很大 Load操作发生频率比Store操作高 Store操作并不影响系统性能 因为数据开始写入后 CPU可以马上开始进行其他的工作 不必等到写入操作完成 补充 ARM单核微处理器结构 3 3CPU设计技术 3 3 1x86指令系统 1 x86基本指令集组成 标准8086指令 浮点处理指令 一共166条 长度 x86指令长度为1 15字节不等 大部分指令在5个字节以下 3 3 1x86指令系统 2 MMX扩展指令集 多媒体扩展 1997年Intel公司推出 主要用于增强CPU对多媒体信息的处理能力 提高CPU处理3D图形 视频和音频信息的能力 采用了单指令多数据 SIMD 技术 3 3 1x86指令系统 3 SSE扩展指令集优化内存中连续数据块传输指令 提高3D图形运算效率 SIMD浮点运算指令 整数运算增强指令 3 3 1x86指令系统 SSE指令系统的发展 3 3 1x86指令系统 补充 指令执行中的20 80规律在x86程序中 大约有50 的指令是存储器访问指令 如MOV PUSH等 大约有15 20 的指令是分支指令 如JMP CALL等 75 的x86指令短于4字节 这些短指令占代码大小的53 其余指令大部分是简单指令 复杂指令只占很少一部分 在x86指令系统中 大约20 的指令占据了80 的处理机时间 3 3 2流水线技术 流水线设计方法流水线是高性能CPU设计的关键技术 流水线是将指令执行过程分解成若干个子过程 这些子过程可以同时执行 各个功能段所需的时间应尽量相等 否则 时间长的功能段将成为流水线的瓶颈 功能段的时间一般为一个时钟周期 3 3 2流水线技术 指令执行过程取指令 指令译码 取操作数 执行运算 写回结果虽然流水线使指令的执行周期延长了 但能使CPU在每个时钟周期都有指令输出 Core2和Corei7CPU流水线长度为14工步 3 3 2流水线技术 2 理想的流水线 1 所有指令必须通过相同的流水段顺序流出 2 两个流水段之间不共享任何资源 3 通过所有流水段的操作和传输延时都相等 4 调度一个指令进入流水线后 不会对流水段中其他部件造成影响 5 流水段的时间由最慢的流水段决定 3 3 2流水线技术 理想状态下流水线执行流程 3 3 2流水线技术 3 流水线中的相关性指一条指令的运行依赖于另一条指令 例3 1 某个程序指令队列如下 A 100 指令1 B 200 指令2 C A B 指令3 可见指令3与指令1和2存在数据相关 流水线相关性数据相关资源相关控制相关 3 3 2流水线技术 消除相关性的方法保证在i 1阶段执行的指令和1 i阶段执行的指令无关 根据前一流水段的反馈来使用暂停指令或终止指令 暂停执行 3 3 2流水线技术 5 Corei7CPU流水线设计Corei7CPU采用14级流水线设计 Intel公司没有公布其结构 流水线优点 流水线越长 CPU频率提升潜力越大 流水线缺点 一旦产生分支指令预测失败 或者高速缓存取指令不能命中时 CPU就需要到内存取指令 这时流水线必须清空 并重新执行流水线操作 因此延迟时间就会增加 流水线不是越长越好 关键是找到速度与效率的平衡点 3 3 2流水线技术 分支指令预测失败导致的流水线清空 3 3 2流水线技术 补充 AtomCPU流水线结构 3 3 2流水线技术 补充 PentiumCPU流水线结构 3 3 3多核CPU技术 6 超标量技术超标量技术是集成多条流水线结构的CPU 并且每时钟周期内可以完成一条以上的指令 超标量流水线 双发射 3 3 3多核CPU技术 单核CPU过快的温度和功耗上升 使得CPU厂商不得不采用多核CPU提高性能 多核CPU具有更强的并行处理能力 大大减少了CPU的发热和功耗 多核CPU需要软件支持 只有在基于线程化的软件上 多核CPU才能发挥出效能 3 3 3多核CPU技术 Intel48核CPU测试 3 3 3多核CPU技术 Intel48核CPU测试 3 3 4CPU设计热功耗 1 CPU功耗降低CPU功耗 可以通过降低CPU频率 减少CPU工作电压和寄生电容来达到目的 台式计算机CPU功耗为50 130W之间 3 3 4CPU设计热功耗 2 CPU设计热功耗 TDP TDP是CPU达到最大负载时释放出的热量 单位W TDP小于CPU的实际功耗 CPU功耗是对主板提出的要求 要求主板能提供相应的电压和电流 TDP是对散热系统提出的要求 要求散热系统能把CPU发出的热量发散掉 3 3 4CPU设计热功耗 IntelCoeri7CPU功耗与温度的关系 3 3 5CPU节能技术 1 动态功耗与静态功耗动态功耗 由CPU晶体管开关引起 静态功耗 由CPU漏电流引起 3 3 5CPU节能技术 2 CPU节能设计的基本方法理想方法 不同工作模式下 使用不同的工作电压 缺点 造成CPU设计太过复杂 简单方法 按照高性能高电压 低性能低电压的原则进行设计 使用多种时钟频率来降低芯片中部分单元的工作频率 Corei7CPU电源管理功能大部分功能单元在不使用时 可以进入睡眠状态以降低耗电 CPU内部总线在没有信号传输时 可以进入睡眠状态 3 3 5CPU节能技术 补充 Corei7能耗控制电路 3 3 6CPU温度控制技术 1 CPU工作状态CPU温度控制电路工作状态示意图 3 3 6CPU温度控制技术 CPU警戒温度为72 CPU内核温度达到72 时 CPU内核的温度控制电路被激活 它会降低CPU任务周期信号 强制CPU的工作频率按这个信号指定的周期运行 达到降低CPU工作频率的目的 极限温度为135 当CPU温度升高到135 时 CPU将自动发出关机指令 THERMTRIP 从而关闭计算机系统 酷睿CPU的警戒温度Intel公司没有给出一个明确的警戒温度和极限温度 Intel公司的设计热功耗规定 只要不超过TjMax温度就算是正常工作 例如 IntelCorei5的TjMax温度是105 根据Intel的说法 只要不超过105摄氏度都是正常工作范围 3 3 6CPU温度控制技术 2 CPU内部温度监控系统CPU温控系统特点 CPU内核中集成了两套相互独立的热敏二极管 第一套热敏二极管监测CPU温度 并传输给主板上的温度监控电路 这套电路通过关闭系统来保护CPU 只在紧急情况才启用 第二套热敏二极管集成在CPU内核温度最高的部位 如ALU 算术逻辑单元 附近 CPU工作时 这两套热敏二极管的电阻和电流会随温度而变化 CPU的警戒温度和极限温度值 由CPU制造商根据制造工艺和封装形式确定 并在技术白皮书中给出 Intel将CPU的警戒温度和极限温度写入CPU内部温控电路中 用户无法修改它们 讨论 CPU发热会导致起火吗 3 4CPU故障分析与处理 3 4 1CPU产品选择 1 根据应用需求选择CPU产品 1 普通应用例 Word PPT IE QQ等 办公自动化人员 企业文员 计算机初学者等 CPU选择原则是经济实用 2 专业应用例 AutoCAD Photoshop MSSQL C 3D游戏等 企事业单位专业人员 CPU选择主要原则是高速低热 3 高级应用例 Premiere 3DMAX IIS 大型工程设计等 大型企事业单位 DIY超频等 CPU选择原则是越快越好 3 4 1CPU产品选择 2 Intel与AMD产品类型选择两家公司在CPU产品上的电气参数和机械参数都不相同 因此需要不同的主板进行配套 Intel公司CPU兼容性较好 但是在价格上高于AMD公司 AMD公司CPU产品的最大优势在于价格便宜 缺点是外部设备的驱动程序不足 3 4 2CPU超频方法 1 为什么进行CPU超频超频人为地提高某个部件规定的工作频率 使它的性能得到大幅度提升 从低价低性能的CPU中 获得与高价CPU相同的性能 CPU超频的条件需要采用高质量的主板 性能高和质量好的内存条 需要增强系统的散热能力 CPU超频仅仅是计算机爱好者的一种乐趣而已 3 4 2CPU超频方法 2 CPU超频的可行性限制COU性能的方法同一系列不同型号的CPU 设计中采用同一系统结构 制造上采用同一生产线 甚至同一批次生产 生产厂商人为地限定了CPU性能 锁频 生产厂商对Cache容量进行人为分割或锁定 CPU工作频率的人为限定 为CPU超频提供了良好的基础 3 4 2CPU超频方法 4 倍频的基本概念CPU工作频率与外频和倍频的关系 工作频率 MHz 外频 MHz 倍频例 CPU主频为3 2GHz 倍频为24时 外频为3200MHz 24 133MHz 3 4 2CPU超频方法 5 CPU超频对硬件的要求要有足够超频潜力的CPU 支持CPU超频的主板 性能强大和可靠性高的内存条 有较强散热能力的设备 以及其他部件 超频的基本方法提高或降低倍频 是CPU超频最简单的方法 这种方法只影响到CPU的速度 而不会影响计算机其他部件 如果CPU倍频已经锁定 就只能通过改变外频进行超频 而改变外频进行超频时 可能会带来各种各样的问题 3 4 2CPU超频方法 6 超频的方法与步骤 1 进入BIOS超频设置菜单 提高CPU超频系数 超频系数一次不能提高太多 2 如果CPU倍频没有锁定 则可以提高倍频 3 调整内存频率 4 酷睿i系列CPU具有自动超频功能 必须在BIOS中关闭 睿频 功能 5 保存BIOS设置参数 重启计算机进行超频稳定性测试 6 如果发生死机 重启等故障 则需要调整CPU电压 加大散热力度 降低外频等工作 7 以上是一个反复调整的过程 不能指望一次超频成功 3 4 2CPU超频方法 3 4 3CPU发热故障处理 1 CPU发热的原因 1 CPU超频 2 散热装置不良 3 机箱散热风道不良 3 4 3CPU发热故障处理 2 检查机箱中散热装置是否正常检查CPU散热片和风扇 查看CPU散热风扇电源线是否连接好 用手拨动风扇 看旋转是否灵活 机箱风道是否合理 启动系统时 查看CPU风扇是否正常 观察CPU引脚是否有氧化现象 表面发黑 3 4 3CPU发热故障处理 4 笔记本计算机发热处理笔记本散热风力挡次 空闲 处于空闲状态时 散热风扇一般不启动 中等负载 系统温度在50 55 之之间 散热风扇启动 这时散热风扇声音不大 高负载 系统温度在60 70 之间 散热风扇全速运行 这时散热风扇噪音很明显 如果笔记本发热严重 可以将笔记本放置在散热板上使用 3 4 4CPU负载100 故障处理 1 CPU占用率过高故障处理 1 防杀毒软件造成CPU占用率很高 2 驱动程序没有经过认证 3 计算机病毒 木马程序 4 打开多个在线视频网页 5 某些常用软件CPU占用率高 3 4 4CPU负载100 故障处理 2 CPU常见故障分析 课程作业与讨论 讨论 1 请为多核CPU找到杀手级应用 2 3GHz的Corei7每秒钟执行多少条指令 3GHz 30亿次 秒 4核 2线程 4指令 1280亿次 秒 本章结束