多功能数字钟.doc

题目： 多功能数字钟 摘 要该设计利用QuartusII软件设计一个数字钟，结合所学过的数字电路、EDA技术等知识，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并在此基础上添加闹钟等功能，经过对各功能分析得到各个基础模块，然后设计各个功能模块，最后进行综合设计。利用quartus进行相应的设计、仿真、调试，设计出多功能数字钟。关键字：Quartus 数字钟 多功能 目 录一、 设计内容1二、 设计要求1三、 方案论证1四、 基本电路2（一）脉冲发生电路2（二）计时电路的设计8（三）校时校分保持电路13（四）清零电路13（五）消颤电路14（六）译码显示电路16五、 扩展模块17（一）星期计时器18（二）报时电路19（三）闹钟电路20（四）秒表电路的设计22六、 多功能数字时钟的整体结构25七、 试验中出现的问题及解决办法25八、 实验总结26参考文献27致谢281、 设计内容利用Quartus软件设计一个数字钟，可以完成00：00：00至23：59：59的计时功能，在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能，并且添加星期等附加功能，设计成一个多功能数字钟。2、 设计要求1.基本功能（1）准确计时，以数字形式显示时、分、秒的时间；（2）小时的计时要求为24进位，分和秒的计时要求为60进位；（3）校正时间，时、分快校（1HZ）；（4）清零、消颤；（5）校时校分保持2.扩展功能（1） 星期；（2） 整点报时；（3） 闹钟；（4） 秒表；3.仿真与验证用Quartus软件对设计电路进行功能仿真。3、 方案论证数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率，根据要求，设计出基本计时、秒表和星期。清零电路作用时，系统的分秒时同时归零。最后报时等电路通过蜂鸣器输出，基本计时、秒表电路在数码管上显示。多功能数字钟的设计有很多种方法，例如用数字电路中的555芯片做脉冲发生器，利用面包板搭电路，更容易理解，但由于实验起来比较复杂，搭制电路板的也比较繁琐，容易出错，并且不易排查出出错的地方，所以在这里不用数字电路的方法。多功能数字钟也可以利用编程的方法实现，但编写程序写起来不太容易，也不容易排查改错误所以最终选择利用原理图的方法来实现，不仅容易理解而且可以巩固数字电路与EDA技术知识，使数字电路与EDA技术相结合。星期电路校分校时电路 脉冲发生电路报时电路基本计时电路保持电路清零电路蜂鸣器译码显示电路 秒表电路 闹钟电路 定时电路图3.1 多功能数字钟整体设计框图4、 基本电路（1） 脉冲发生电路实验中使用的震荡频率源为48MHz，而基本实验电路所需的频率为1KHz，500Hz,2Hz及1Hz。因此，为了获取我们所需的频率，我们需要设计不同的分频器并加以不同的组合，这样就构成了我们的脉冲发生电路。本实验中，记时电路与较分电路用的都是1Hz的信号频率，消颤电路用的是2Hz的信号频率，报时电路用到的是500Hz及1KHz的信号频率。1KHZ500HZ48MHZ8分频3分频2分频2分频1000分频 2HZ1000分频2分频1HZ图4.1 总分频电路流程图1.分频电路（1）2分频电路2分频仿真结果：2分频封装图：2分频电路由一个D触发器及一个非门实现，通过将D触发器的和相连，在端即得到一连串的2分频信号。（2）3分频电路3分频仿真结果：3分频封装图3分频电路通过74160用置数法实现，其输出端按照0000000100100000的方式循环计数就可以对其输入的脉冲进行3分频，输出信号由引出。（3）8分频电路8分频仿真结果：8分频封装图：8分频电路由3个2分频电路级联实现。（4）24分频电路仿真结果：24分频封装图：24分频电路由3分频和8分频电路级联实现。（5）10分频电路10分频仿真结果：10分频封装图：10分频电路由一片74163和一个与非门得到，在1100时置数0011，计数器循环方式如下所示：00000001001000110100010101100111 11001011101010011000（6）1000分频电路1000分频仿真结果：1000分频封装图：1000分频电路由3个10分频电路级联实现。2.脉冲发生总电路脉冲发生电路封装图：（二）计时电路的设计基本计数完成的是从00:00:00到23:59:59的计时功能。计时模块包括秒、分、时，星期四个模块，依次进位。为产生秒位，需要设计一个模60计数器，给以1Hz的信号频率；由秒的进位产生分位，分位也是用的模60计数器；再用一个模24计数器对分位的进位脉冲计数，产生小时位；计时采用的是同步计数器，整个数字时钟的计时电路部分共包括六位：小时十位、小时个位、分十位、分个位、秒十位和秒个位。 图5.1 计时电路示意图1.秒计时模块秒计时仿真结果：秒计时封装图：ms、mg分别表示模60计数器的十位和个位，在59处有个进位脉冲。秒计时模块模60计数器由两片74160组成，前面一片为秒的个位，后面一片为秒的十位。74160为模10计数器，从0000-1001。后面一片通过在0101置数实现从0000-0101。2.分计时模块分计时仿真结果：分计时封装图：fs、fg分别表示模60计数器的十位和个位，在59处有个进位脉冲。分计时与秒计时的远离差不多，唯一不同的是由于分清零的条件不仅是分计到59，而且秒也要计到59，故清零信号的输入还要添加秒计时模块的输出。3.时计时模块时计时仿真结果：模24计数器进行封装：ss、sg分别表示模24计数器的十位和个位，由两片74160组成，并且通过sg1、sg0、ss1、EN相与非完成置数和进位。4.计时总电路4.1基本计时电路基本计时电路仿真结果：从上图我们可以看出，计时总电路是由两个模60计数器与一个模24计数器和一个与门共同构成。从左到右，一次完成的是秒、分、时的计数，秒的进位CO与分的脉冲输入端CP直接相连，完成的是逢60秒分进一的计数原则；而时的脉冲输入端CP接将分的进位端CO与EN相连，这是因为只有当满足59分59秒，及分与秒同时进位时，小时才加一计数。如果没有上面的与门，直接将分的进位端CO与模24计数器的CP端下联的话，则会导致分一到59将产生进位，每小时将少计一分钟的时间。4.2计时电路计时电路仿真结果：计时电路封装图：（三）校时校分保持电路校时校分保持电路封装图：管脚说明：输入:1hz为计时脉冲,同时为外部脉冲，用来校分时；mjfi为秒计时电路输出的进位；fjsi为分计时电路输出的进位；ks为校时开关；kf为校分开关；kbao为保持开关；输出：mjsq1HZ为秒计时电路输入的计时脉冲；mjfo为分计时电路的输入脉冲；fjso为时计时电路的输入脉冲。（四）清零电路清零电路封装图：管脚说明：输入：qingling,表示输入清零信号；输出：clrm秒清零，clrf分清零，clrs时清零，clrxq星期清零。（五）消颤电路消颤封装图：由D触发器构成消颤电路，利用D触发器锁存开关的动作信号，并避免颤抖。消颤开关组：消颤组合封装图：管脚说明：输入：kbaoi为保持开关的输入，kclri表示清零输入，kfi表示校分输入，ksi表示 校时输入，kxqi表示校星期输入；输出：kbaoo为保持开关的输出，kclro表示清零输出，kfo表示校分输出，kso表示 校时输出，kxqo表示校星期输出；（6） 译码显示电路显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码显示管组成计数器74161设计为模8的循环计数器，其输出既作为4片74151的控制端，又作为38译码器74138的控制端。当计数器计数到某一个数值时，四片74151同时选取对应位的输入组成计时器某一位的BCD编码，接入显示译码器7447，与此同时根据计数器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显现数据。扫描的频率为1KHz,因为人眼的视觉停留，会感觉七个数码管同时显示。实验电路图如下所示：译码显示电路进行封装：5、 扩展模块（一）星期计时器星期模块仿真结果：星期计数电路封装图：星期电路实际上是一个模7计数器，完成的是从1到7,分别对应着星期一到星期日这七天。星期计时器由74160，从0001计数到0111后重新置数到0001；xq4、xq3、xq2、xq1分别表示从高位到低位，从0001到0111，再跳回0001。（二）报时电路当计时到59分53秒, 59分55秒,59分57秒时，分别发出一声较低的蜂鸣声（500hz）；当计时到59分59秒时，发出一声较高的蜂鸣声（1khz）。需要在某时刻报时，就在时刻输出信号1作为触发信号，选通报时脉冲信号进行报时。我们将各时刻各位对应的二进制码作如下表进行比较：表（1）各时刻各位对应的二进制码时间分十位分个位秒十位秒个位59:53010110010101001159:55010110010101010159:57010110010101011159:590101100101011001从上表我们总结出，首先分钟必须是59分，即分的二进制码为01011001，同时秒的十位必须为5，即0101，而满足三声低音的秒的个位条件为（假设秒的个位由高到低为）且或者且。图（5.6.1）报时原理图报时电路仿真结果： fh3、fh1、fl4、fl1、mh3、mh1、ml分别表示分十位第2位，分十位的第4位，分个位的第1位，分个位的第4位，秒十位的第2位，秒十位的第4位，秒个位，图中表示59分59秒，报时输出确是跟着1Khz下降沿同步。报时电路封装图：（三）闹钟电路闹钟模块的设计主要需要解决三个问题，分别是闹钟校分校时的控制，显示模块的复用和闹铃在规定的时间响起。 以2HZ频率来校分和校时，原理图如下：闹钟电路仿真结果：闹钟电路封装图：knz=0表示计时模式，kf、ks、jsf、jss表示校时校分和校时校分的结果；knz=1表示闹钟模式，kf、ks、nzf、nzs表示闹钟定时定分和结果。nzxh1表示闹钟信号。（四）秒表电路的设计1.模100计数器模100计数器由两片74160组成，在计数到99是通过置数将计数值置为0实现模100的计数。计数器工作在100hz频率下作为秒表的分秒位。模100仿真结果：图中可以看出计数从0计到99时有一个进位脉冲。模100计数器封装图：2. 秒表秒表仿真结果：fh、fl、mh、ml、fmh、fml分别表示分十位、分个位、秒十位、秒个位、分秒十位和分秒个位，从图中可以看出分秒位为模100计数器，秒位为模60计数器，分位和秒位用的计数器相同。秒表封装图：秒表由模100计数器、模60计数器组成，模100计数器表示秒表的分秒位，模60计数器表示秒表的秒位和分位。清零输入后加了非门是为了最后用高电平控制清零的信号。3. 秒表计时选择电路 上图是由24个或门构成的转换电路，左边两列完成的是24小时计时器中秒位的高低8位二进制数与秒表中秒分位的高低8个二进制数的相或输出，中间两列完成的是24小时计时器中分位的高低8位二进制数与秒表中秒位的高低8个二进制数的相或输出，最右边两列完成的是24小时计时器中时位的高低8位二进制数与秒表中分位的高低8个二进制数的相或输出。输出的y5.0刚好作为译码显示模块的输入值，显示在数码管上。若为24小时计时电路，则数码管上从右往左依次显示的是秒个位、秒十位、分个位、分十位、时个位、时十位；若为秒表计时电路，则数码管上从右往左依次显示的是秒分个位、秒分十位、秒个位、秒十位、分个位、分十位，以此完成了选择。秒表选择电路封装图：6、 多功能数字时钟的整体结构7、 试验中出现的问题及解决办法1.分频电路1000分频电路是由3个10分频电路级联而成，在做10分频电路的时候，开始是直接用74160从0000开始计数，直到1001清零或者置数到0000，但是从仿真的结果中看到，并不是占空比为1：1的电路，在重新设计的过程中，发现假如从0011到1100计数，则最高位D正好是从5个0至5个1，正好是50%，所以直接置数0011，从QD位直接输出，但是结果占空比还是做不到1：1，沿着0011的想法，通过画卡诺图得出表达式为,最后设计出现在的原理图，而且也达到占空比为1：1。在设计1000分频的过程中，一直认为只要将3个10分频的计数器级联就可以了，但是在最开始做的占空比不为1：1的10分频计数器级联之后，仿真的结果是错误的，根本达不到1000分频，经过几次试验之后，才做出1000分频计数器。2. 计数电路在设计计数的基础模块的时候，一开始认为时为24，分和秒都为60，那么分和秒做一个就可以了，但是在把3个模块相连到一起时，从仿真结果发现，不能在59分59秒的下一时刻做到1小时0分0秒，所以重新设计秒60和分60模块，两个模块几乎一样，仅仅是分模块在清零信号的输入还要添加秒计时模块的输出。3. 星期电路星期电路的设计其实很简单，只用1-7循环就可以了，但是想做的完美一些，就想把星期天设计为星期8，因为在显示上8就和日一样，看上去就是星期日，那么整个循环就是1-6、8，但是经过几个实验后我做不到从星期6直接跳到星期8，所以到最后也没能实现。4. 秒表秒表是从0-99计数，所以增加了一个模为100的计数器，并且在计数到99的时候，要有一个进位脉冲，可是在设计的过程中不知道是哪里除了一点小问题，在计数到98的时候就有一个小脉冲，非常小，最开始以为没关系，但是在设计秒表的整体电路的时候，仿真过程中发现整个的仿真结果是错误的，经过修改，消除了98的脉冲信号，得到现在的电路。5. 译码显示在做总体编译的时候，秒表功能与普通计数都要接入译码显示上，所以在编译的时候出现错误，标线重复，改了很多次都不行，最后加入了一个计数秒表选择电路才解决问题，其作用就是把选择是计数模式或者是秒表模式。 参考文献1潘松，王芳，张筱云.EDA技术及其应用(第二版)M.科学出版社，20112蒋立平，姜萍，谭雪琴，花汉兵.数字逻辑电路与系统设计M.电子工业出版,20083刘艳萍，高振斌，李志军. EDA 实用技术及应用M. 国防工业出版社，2006 4石悦.多功能数字钟设计J.现代商贸工业, 20125谢自美.电子技术基础M.华中科技大学出版社，20066杨颂华，冯毛官.数字电子技术基础M.西安电子科技大学出版社，20037周婷婷，EDA设计（二）多功能数字钟设计D.南京理工大学，2011