FPGAQuartus2宏功能模块应用.ppt

EDA技术及其应用 第4章宏功能模块应用 4 1流水线乘法累加器设计 4 1 1电路结构与工作原理 图3 1流水线乘法累加器顶层设计 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 2定制新的宏功能块 1 调用乘法器 3 1流水线乘法累加器设计 3 1 2电路结构与工作原理 图3 3选择LPM宏功能模块 1 调用乘法器 3 1流水线乘法累加器设计 3 1 2电路结构与工作原理 图3 4设置乘法器参数 1 调用乘法器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 5设置乘法器结构类型 1 调用乘法器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 6将LPM乘法器设置为流水线工作方式 1 调用乘法器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 7设置LPM加法器类型 2 调用加法器和锁存器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 8选择加法器数据输入类型 2 调用加法器和锁存器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 9为加法器增加进位输出 2 调用加法器和锁存器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 10为加法器增加流水线功能 2 调用加法器和锁存器 4 1流水线乘法累加器设计 4 1 2电路结构与工作原理 图3 11为LPM寄存器选择D触发器类型 2 调用加法器和锁存器 4 1流水线乘法累加器设计 4 1 3电路时序仿真与测试 图3 12基于逻辑宏单元的设计报告 4 1流水线乘法累加器设计 4 1 3电路时序仿真与测试 图3 13基于专用嵌入式乘法器模块的设计报告 4 1流水线乘法累加器设计 4 1 3电路时序仿真与测试 图3 14基于逻辑宏单元的流水线乘法累加器时序分析报告 4 1流水线乘法累加器设计 4 1 3电路时序仿真与测试 图3 15基于专用嵌入式乘法器模块的流水线乘法累加器时序分析报告 4 1流水线乘法累加器设计 4 1 3电路时序仿真与测试 图3 16MULTADD工程仿真波形 4 2逻辑数据采样电路设计 图3 17逻辑数据采样电路顶层设计 3 2逻辑数据采样电路设计 图3 18调用LPMRAM宏功能模块 4 2逻辑数据采样电路设计 图3 19LPMRAM参数设置 4 2逻辑数据采样电路设计 图3 20增加时钟使能控制 4 2逻辑数据采样电路设计 图3 21允许在系统存储器内容编辑器能对此RAM编辑 4 2逻辑数据采样电路设计 图3 22调用LPM计数器 4 2逻辑数据采样电路设计 图3 23设置为加法计数器 4 2逻辑数据采样电路设计 图3 24设置为二进制计数器 4 2逻辑数据采样电路设计 图3 25增加异步清0控制 4 2逻辑数据采样电路设计 图3 26键入默认参数 4 2逻辑数据采样电路设计 图3 27加入默认参数 4 2逻辑数据采样电路设计 图3 28逻辑数据采样电路时序仿真波形 4 3在系统存储器数据读写编辑器应用 图3 29引脚锁定 1 锁定引脚 4 3在系统存储器数据读写编辑器应用 图3 30In SystemMemoryContentEditor编辑窗中硬件通信口设置 2 打开在系统存储单元编辑窗 4 3在系统存储器数据读写编辑器应用 图3 31In SystemMemoryContentEditor扫描FPGA结果 2 打开在系统存储单元编辑窗 4 3在系统存储器数据读写编辑器应用 图3 32In SystemMemoryContentEditor上载FPGA中RAM数据 3 读取RAM中的数据 4 3在系统存储器数据读写编辑器应用 图3 33利用In SystemMemoryContentEditor读取LPM RAM中数据 3 读取RAM中的数据 4 3在系统存储器数据读写编辑器应用 图3 34利用In SystemMemoryContentEditor向LPM RAM下载数据文件 4 编辑下载RAM中的数据 5 输入输出数据文件 4 4简易正弦信号发生器设计 图3 35正弦信号发生器结构框图 4 4 1工作原理 4 4简易正弦信号发生器设计 4 4 2定制初始化数据文件 1 建立 mif格式文件 例3 1 WIDTH 8 DEPTH 64 ADDRESS RADIX HEX DATA RADIX HEX CONTENTBEGIN0 FF 1 FE 2 FC 3 F9 4 F5 数据略去 3D FC 3E FE 3F FF END 4 4简易正弦信号发生器设计 4 4 2定制初始化数据文件 1 建立 mif格式文件 例3 2 include include math h main inti floats for i 0 isin rom mif 4 4简易正弦信号发生器设计 图3 36将波形数据填入mif文件表中 4 4 2定制初始化数据文件 2 建立 hex格式文件 4 4简易正弦信号发生器设计 图3 37ASM格式建hex文件 4 4 2定制初始化数据文件 2 建立 hex格式文件 4 4简易正弦信号发生器设计 图3 38sdata hex文件的放置路径 4 4 2定制初始化数据文件 2 建立 hex格式文件 4 4简易正弦信号发生器设计 图3 39简易正弦信号发生器顶层电路设计 4 4 3定制LPM元件 3 4简易正弦信号发生器设计 图3 40选择data rom模块数据线和地址线宽度 3 4 3定制LPM元件 3 4简易正弦信号发生器设计 图3 41调入ROM初始化数据文件并选择在系统读写功能 3 4 3定制LPM元件 4 4简易正弦信号发生器设计 图3 42修改初始化数据文件路径 4 4 3定制LPM元件 4 4简易正弦信号发生器设计 图3 43设定为加法计数器 4 4 3定制LPM元件 4 4简易正弦信号发生器设计 图3 44当前工程仿真波形输出 4 4 4完成顶层设计 4 4简易正弦信号发生器设计 图3 45利用In SystemMemoryContentEditor读取LPM ROM中数据 4 4 4完成顶层设计 4 5嵌入式逻辑分析仪使用方法 图3 46SignalTapII编辑窗 4 5 1SignalTapII一般使用方法和实例 1 打开SignalTapII编辑窗 4 5嵌入式逻辑分析仪使用方法 图3 47选择需要测试的信号 4 5 1SignalTapII一般使用方法和实例 2 调入待测信号窗 3 5嵌入式逻辑分析仪使用方法 图3 48设置SignalTapII工作参数 3 5 1SignalTapII一般使用方法和实例 2 调入待测信号窗 3 5嵌入式逻辑分析仪使用方法 图3 49设置SignalTapII的触发信号和触发方式 3 5 1SignalTapII一般使用方法和实例 3 SignalTapII参数设置 4 5嵌入式逻辑分析仪使用方法 图3 50SignalTapII文件存盘 4 5 1SignalTapII一般使用方法和实例 4 文件存盘 3 5嵌入式逻辑分析仪使用方法 图3 51设置全程编译中加入SignalTapII核文件 3 5 1SignalTapII一般使用方法和实例 4 文件存盘 4 5嵌入式逻辑分析仪使用方法 图3 52下载含有SignalTapII的 sof文件并启动SignalTapII 4 5 1SignalTapII一般使用方法和实例 5 编译下载 6 启动SignalTapII进行采样与分析 3 5嵌入式逻辑分析仪使用方法 图3 53设置SignalTapII窗口中波形数据显示方式 3 5 1SignalTapII一般使用方法和实例 5 编译下载 6 启动SignalTapII进行采样与分析 4 5嵌入式逻辑分析仪使用方法 图3 54SignalTapII嵌入式逻辑分析仪获得的波形 4 5 1SignalTapII一般使用方法和实例 6 启动SignalTapII进行采样与分析 4 5嵌入式逻辑分析仪使用方法 图3 55利用In SystemMemoryContentEditor修改LPM ROM中数据后SignalTapII测得的波形 4 5 1SignalTapII一般使用方法和实例 6 启动SignalTapII进行采样与分析 4 5嵌入式逻辑分析仪使用方法 图3 56选择高级触发条件 4 5 2编辑SignalTapII的触发信号 4 5嵌入式逻辑分析仪使用方法 图3 57进入 触发条件函数编辑 窗口 4 5 2编辑SignalTapII的触发信号 4 5嵌入式逻辑分析仪使用方法 图3 58编辑触发函数 4 5 2编辑SignalTapII的触发信号 4 6FIFO模块定制 图3 59FIFO编辑窗 4 6FIFO模块定制 图3 60FIFO的仿真波形 4 7嵌入式锁相环ALTPLL调用 图3 61选择输入参考时钟为20MHz 4 7 1建立嵌入式锁相环元件 4 7嵌入式锁相环ALTPLL调用 图3 62选择控制信号 4 7 1建立嵌入式锁相环元件 4 7嵌入式锁相环ALTPLL调用 图3 63选择e0的输出频率为200MHz 4 7 1建立嵌入式锁相环元件 4 7嵌入式锁相环ALTPLL调用 图3 64ALTPLL元件的仿真波形 4 7 2测试锁相环 4 7嵌入式锁相环ALTPLL调用 图3 65增加了锁相环的电路 4 7 2测试锁相环 4 8优化设计 图3 66未使用流水线 4 8 1流水线设计 4 8优化设计 图3 67使用流水线 4 8 1流水线设计 4 8优化设计 图3 68流水线工作图示 4 8 1流水线设计 4 8优化设计 图3 69不合理的结构 4 8 2寄存器平衡技术 4 8优化设计 图3 70寄存器平衡结构 4 8 2寄存器平衡技术 4 9时序设置与分析 图3 71全编译前时序条件设置 设置时钟信号CLK不低于130MHz 4 9 1时序约束设置 4 9时序设置与分析 图3 72由TimingWizard窗口设置时序条件 4 9 1时序约束设置 4 9时序设置与分析 图3 73时序分析报告窗 4 9 2查看时序分析结果 习习题 4 1 归纳利用QuartusII进行原理图输入设计的流程 从电路编辑输入一直到SignalTapII测试 4 2 如何为设计中的SignalTapII加入独立采样时钟 4 3 参考QuartusII的Help 详细说明Assignments菜单中Settings对话框的功能 1 说明其中的TimingRequirements Qptions的功能 使用方法和检测途径 2 说明其中的CompilationProcess的功能和使用方法 3 说明Analysis SynthesisSetting的功能和使用方法 以及其中的SynthesisNetlistOptimization的功能和使用方法 4 说明FitterSettings中的DesignAssistant和Simulator功能 举例说明它们的使用方法 4 4 概述Assignments菜单中AssignmentEditor的功能 举例说明 习题 4 5 LPM ROM LPM RAM LPM FIFO等模块与FPGA中嵌入的EAB等模块有怎样的联系 4 6 参考QuartusII的Help Contents 详细说明LPM元件altcam altsyncram lpm fifo lpm shiftreg的使用方法 以及其中各参量的含义和设置方法 4 7 试归纳QuartusII的In SystemMemoryContentEditor有那些用途 如果要设计一CPU 如何为它配置含有汇编程序代码的ROM 文件 4 8 试说明 为什么对组合电路加入了流水线结构后 总延时不但没有减少 反而有所增加的情况下 数据的处理速度却能大幅提高 4 9 应用流水线结构 为什么要进行寄存器平衡 实验与实践 4 1 流水线乘法累加器设计 4 2 简易逻辑分析仪设计 4 3 简易正弦信号发生器设计 实验与实践 4 4 8位16进制频率计设计 图3 74频率计电路框图 实验与实践 4 5 利用LPM ROM设计乘法器 例4 3 WIDTH 8 DEPTH 256 ADDRESS RADIX HEX DATA RADIX HEX CONTENTBEGIN00 00 01 00 02 00 03 00 04 00 05 00 06 00 07 00 08 00 09 00 10 00 11 01 12 02 13 03 14 04 15 05 16 06 17 07 18 08 19 09 20 00 21 02 22 04 23 06 24 08 25 10 26 12 27 14 28 16 29 18 30 00 31 03 32 06 33 09 34 12 35 15 36 18 37 21 38 24 39 27 40 00 41 04 42 08 43 12 44 16 45 20 46 24 47 28 48 32 49 36 50 00 51 05 52 10 53 15 54 20 55 25 56 30 57 35 58 40 59 45 60 00 61 06 62 12 63 18 64 24 65 30 66 36 67 42 68 48 69 54 70 00 71 07 72 14 73 21 74 28 75 35 76 42 77 49 78 56 79 63 80 00 81 08 82 16 83 24 84 32 85 40 86 48 87 56 88 64 89 72 90 00 91 09 92 18 93 27 94 36 95 45 96 54 97 63 98 72 99 81 END 实验与实践 4 6简易存储示波器设计 图3 75简易存储示波器电路图 实验与实践 4 7LPM FIFO实验 图3 76lpm fifo的实验结构图 实验与实践 4 7LPM FIFO实验 图3 77lpm fifo的仿真波形图