计算机组成原理13-存储系统.ppt

,系统总线,存储器,运算器,控制器,接口与通信,输入/输出设备,计算机组成原理,第四章存储器,复习与作业,第4章存储器4.4辅助存储器（不讲了）演讲下下周第一次课（23、24日）题目：任意（只要是有关辅助存储器的）内容：关于辅助存储器的分类、工作原理、先进技术等等可以从书中4.4中选取内容，也可以从网上自己搜索整理。（例如：硬盘、光盘工作原理、读取方式、主流产品、主要型号参数的说明等等，移动硬盘，磁盘阵列先进存储设备的技术应用与发展）要求：每小班四名同学（只能多不能少）每人6分钟（大概10张PPT左右），准备充分，讲述流利。凡演讲者，期末考试卷面成绩+5分。,第四章存储器,辅助存储器,3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.5、提高主存储器性能的技术3.5.1、提高主存的制造技术3.5.2、单体双端口存储器3.5.3、单体多字存储器3.5.4、多体并行存储器,3、主存储器,角度二：提高存储体系结构,角度一：硬件提高元器件,DRAM与SRAM的比较P87DRAM利用电容存储电荷来保存数据，使用时需不断给电容充电。（用于大容量存储器，内存）优点：1）集成度高：使用单管存储位，集成度高，存储容量大；2）体积小：DRAM的地址是分批进入的，引脚数少，封装尺寸小；3）成本低：大约只有SRAM的1/4；4）功耗小：由于使用动态元件，所需功率大约只有SRAM的1/6。缺点：1）速度低：由于使用动态元件，它的速度比SRAM要低。2）需要刷新：DRAM需要刷新，不仅浪费时间还需要有配套电路。,SRAM利用双稳态触发器来保存数据，只要不断电，数据是不会丢失的。状态稳定、接口简单、速度快、但是集成度低、成本高、功耗较大，（用于小容量高速存储器、Cache）,简单回顾：RAM与ROM,简单回顾：RAM与ROM,DRAM在原理和结构上与CPU接口时，有两种特殊的问题应该考虑：1、刷新问题：需要增加刷新电路2、地址信号输入问题：由于DRAM集成度高，存储容量大，引脚数量太多，所以地址的输入一般采用两路锁存方式（地址线复用）。,分两次送地址：先送行地址，后送列地址。,列地址行地址,行地址译码器,列地址译码器,锁存,地址总线A19-A0,A9-A0,A19-A10,A9-A0,/RAS,/CAS,采用更高速的主存或加长存储器字长,为了提供CPU的工作效率，主存读写操作是关键。存储器是整个计算机系统的瓶颈，存储器速度提高，整体性能提高。可以采取一些加速CPU和主存之间的有效传输措施提高存储器的速度。,加速CPU和主存之间有效传输措施,采用双端口存储器,采用交叉存储器,采用Cache,3.5提高主存储器性能的技术,3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.5、提高主存储器性能的技术3.5.1、提高主存的制造技术3.5.2、单体双端口存储器3.5.3、单体多字存储器3.5.4、多体并行存储器,3、主存储器,角度二：提高存储体系结构,角度一：硬件提高元器件,3.5.1、提高主存的制造技术,作为计算机主存的DRAM问世以来，存储技术不断提高先后出现了：1）FPMDRAMFastPageModeDRAM快速页模式DRAMFPMDRAM假定下一个所需数据处于同一行的下一列。发出行选信号，选中某一行，保持行选信号不撤消，然后连续发出列选信号，选中某一列。这样，减少了重复行选信号的时间，提高数据读写速度。（正常读写：行选，列选，读写，行选，列选，读写）（改进读写：行选，列选，读写，列选，读写，列选）广泛应用在：486、586计算机中。,行选信号,列选信号,列选信号,列选信号,列选信号,2）EDODRAMExtendedDataOut扩展数据输出DRAM它是对FPMDRAM的简单扩充，增加了少量逻辑电路。对DRAM的输出增加一组“门槛”电路（二级缓冲单元），这些电路用来存储数据并保持。因此，不必等待当前读写完成，即可以启动下一个读写操作，直到CPU可靠的读走数据。正常读写：行选，列选，读数据（待读周期完成），行选，列选，读数据（待读周期完成）改进读写：行选，列选，读数据给二级缓冲单元（不等读周期完成），行选，列选，读数据给二级缓冲单元（不等读周期完成），,3.5.1、提高主存的制造技术,3）SDRAMSynchronousDRAM同步动态存储器SDRAM的最大的特点：与CPU的外频同步。SDRAM在同步脉冲的控制下工作，取消了主存等待时间，减少了数据传送的延迟时间，因而加快了系统速度。SDRAM基于双存储体结构，内含两个交错的存储矩阵（两个存储体）当CPU从一个存储体访问数据的同时，另一个已经准保好读写数据。通过两个存储矩阵的紧密配合，读取效率得到成倍提高。工作频率达到100MHz，133MHz。,3.5.1、提高主存的制造技术,4）DDRSDRAMDoubleDataRateSDRAM双速率SDRAMDDRSDRAM的核心建立在SDRAM的基础上。主要区别是：DDR能在时钟脉冲的上升沿和下降沿读出数据，不必提高时钟频率就能成倍的提高SDRAM的速度。DDRSDRAM工作频率200MHz，266MHz，333Mhz，400Mhz，500Mhz。,DDR是184pin脚,3.5.1、提高主存的制造技术,第一代DDR的发展走到了技术的极限，已经很难通过常规办法提高内存的工作速度,5）DDR2DoubleDataRate2SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。,DDR和DDR2内存不能同时在主板上使用，因为：它们的工作频率不同，插槽不同。533Mhz以上都是DDR2,DDR2是240pin脚,3.5.1、提高主存的制造技术,6）DDR3时代DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读。DDR3目前最高能够达到2000Mhz的速度。尽管目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，但是DDR3内存模组会从1066Mhz起跳。,3.5.1、提高主存的制造技术,数据传输速率,3.5.1、提高主存的制造技术,3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.5、提高主存储器性能的技术3.5.1、提高主存的制造技术3.5.2、单体双端口存储器3.5.3、单体多字存储器3.5.4、多体并行存储器,3、主存储器,角度二：提高存储体系结构,角度一：硬件提高元器件,3.5.2、单体双端口存储器,传统存储器是单端口存储器：每次只接收一个地址，访问一个存储单元。具有两个彼此独立的读/写口：两套独立的读/写控制线路、两个地址寄存器、两个地址译码器。两个读/写口可以并行工作：按各自接收的地址，同时接收或写入，或一个写入，另一个读出。与两个独立的存储器不同：两个读/写口访问一个存储体，可访问同一单元,地址A,数据A,地址B,数据B,地址寄存器,地址译码器,一个存储体,地址寄存器,地址译码器,数据寄存器,数据寄存器,3.5.2、单体双端口存储器,单体双端口存储器主要应用于：1）、在运算器中采用双端口芯片，作用于通用寄存器组，能快速提供双操作数，两个操作数同时送往ALU；2）、使用双端口存储器，一口通CPU，一个口通辅存和I/O设备，从而增大数据传输的吞吐量；3）、在多机系统中，常采用双端口或多端口，作为各CPU的共享存储器，实现多个CPU之间的通信。,CPU,一个存储体,CPU,2*5,4*8,2*5,4*8,2*5+4*8,3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.5、提高主存储器性能的技术3.5.1、提高主存的制造技术3.5.2、单体双端口存储器3.5.3、单体多字存储器3.5.4、多体并行存储器,3、主存储器,角度二：提高存储体系结构,角度一：硬件提高元器件,例如：原来一次取16位，现在一次取64位。,存储单元01,3.5.3、单体多字存储器,多个并行存储器共享一个地址寄存器，按同一地址并行访问各自对应存储单元。由于多个存储器统一编址，同时访问各自对应的存储单元，所以将多个并行的存储器视为一个大的存储体，故称单体。单体：一个地址译码器，统一编址。对应每个存储单元地址，字长增加了，故称多字。,地址译码器,地址寄存器,存储器0,16位,数据寄存器,存储器1,存储器2,存储器3,地址,16位,16位,16位,3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.5、提高主存储器性能的技术3.5.1、提高主存的制造技术3.5.2、双端口存储器3.5.3、单体多字存储器3.5.4、多体并行存储器,3、主存储器,角度二：提高存储体系结构,角度一：硬件提高元器件,单元048,地址译码器,地址寄存器,存储器0,数据寄存器,地址译码器,地址寄存器,存储器1,数据寄存器,地址译码器,地址寄存器,存储器3,数据寄存器,存储体号,体内地址,多体：多个体，每个体有独立的地址寄存器地址译码器和数据寄存器。交叉：每一个体的地址不连续。048/159/交叉编制。,159,3711,3.5.4、多体并行存储器,目的：提高单位时间内取字的速率。（CPU对存储体一对多）,地址译码器,地址寄存器,存储器2,数据寄存器,2610,优点：在一个主存周期读出四条顺序指令，相当于取指令时间减少到1/4。每个模块各自以等同的方式与CPU传送数据。CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行数据传输。这是一种并行存储器结构。如果程序段或数据块都是连续在主存中读写，那么将大大提高主存的访问速度。缺点：如果遇到大量的转移指令，或程序顺序性比较差，效率就降低。,3.5.4、多体并行存储器,3.5.4、多体并行存储器,定量分析n体低位交叉存储器连续读取n个字所需要的时间。假设每个体的字长等于数据总线宽度，每个体存取一个字的周期为T，总线传输周期为t。为实现流水方式存取应满足：T=nt连续读取n个字所需的时间为T+（n-1）t,T,t,t,t,时间,体,M0,M3,M2,M1,M0,M3,M2,M1,3.5.4、多体并行存储器,考研试题精选：设有8个模块组成的八体存储器结构，每个模块的存取周期为400ns，存储字长为32位。数据总线宽度为32位，总线传输周期50ns，试求顺序存储（高位交叉）和交叉存储（低位交叉）的存储器带宽。,解：8个存储体，每个体读一次，共读出：8*32=256位。顺序读出的总时间为：8*400ns=3200ns带宽为：256/3200ns=8*107bps交叉读出的总时间为：400ns+（8-1）*50ns=750ns带宽为：256/750ns=3.4*108bps,3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.5、提高主存储器性能的技术3.5.1、提高主存的制造技术3.5.2、双端口存储器3.5.3、单体并行多字存储器3.5.4、多体并行交叉存储器,小结：主存储器,角度二：提高存储体系结构,角度一：硬件提高元器件,存储系统中主要是通过并行主存储器和设置Cache来提高速度。,双端口存储器和多体交叉存储器属于并行存储器。前者采用空间并行技术，后者采用时间并行技术。,