ARM片上总线和ARM7TDMI核.ppt

嵌入式系统原理与开发,第8讲南京大学计算机系俞建新主讲,2008年春季,2008年9月15日,南京大学计算机系,2,第4章ARM体系结构,本章主要介绍以下内容：ARM体系结构版本ARM处理器系列ARM流水线ARM工作模式和工作状态ARM寄存器组织ARM存储器组织ARM的异常中断AMBA和ARM7TDMI,2008年9月15日,南京大学计算机系,3,4.8AMBA和ARM7TDMI,介绍以下内容ARM处理器的片上总线AMBA典型的ARM处理器核ARM7TDMI,2008年9月15日,南京大学计算机系,4,4.1ARM片上总线-AMBA,ARM公司为单个或者多个ARM处理器芯核提供的独立总线规格说明。英文全称是：AdvancedMicrocontrollerBusArchitecture目前版本是3.0版2.0版AMBA标准定义了三组总线：AHB(AMBA高性能总线)ASB(AMBA系统总线)APB(AMBA外设总线),2008年9月15日,南京大学计算机系,5,AHB、ASB和APB,AMBA规范定义了3种总线：AHB(AdvancedHigh-performanceBus)用于连接高性能系统模块。它支持突发(burst)数据传送方式及单个数据传送方式，所有时序都以单一时钟的沿为基准。ASB(AdvancedSystemBus)用于连接高性能系统模块，它支持突发数据传送模式。APB(AdvancePeripheralBus)为低性能的外围部件提供较简单的接口。,2008年9月15日,南京大学计算机系,6,典型的基于AMBA的SOC系统,一个典型的基于AMBA的微控制器将使用AHB或ASB总线，再加上APB总线，如右图所示。ASB总线是旧版的系统总线；而AHB则较晚推出，以增强对更高性能、综合及时序验证的支持。,2008年9月15日,南京大学计算机系,7,4.2ARM7TDMI核,ARM7TDMI是世界上广泛使用的32位嵌入式RISC处理器，它是目前用于低端的ARM处理器核，且应用范围很广。ARM7TDMI的名称含义如下：ARM7：ARM632位整型核的3V兼容版本；T：16位压缩指令集Thumb；D：在片调试(debug)支持，允许处理器响应调试请求暂停；M：64位增强型乘法器(multiplier)，与以前处理器相比性能更高，产生全64位结果；I：嵌入式ICE硬件提供片上断点和调试点支持。,2008年9月15日,南京大学计算机系,8,4.2.1ARM7TDMI介绍,ARM7TDMI处理器是ARM7处理器系列成员之一，是目前应用很广的32位高性能嵌入式RISC处理器。本节介绍ARM7TDMI的以下4个内容基本特点框图、内核和功能图体系结构存储器接口,2008年9月15日,南京大学计算机系,9,ARM7TDMI基本特点,ARM7TDMI基本特点包含以下内容：指令流水线存储器访问存储器接口嵌入式ICE-RT逻辑,2008年9月15日,南京大学计算机系,10,指令流水线,ARM7TDMI使用流水线以提高处理器指令的流动速度。流水线允许几个操作同时进行，以及处理和存储系统连续操作。ARM7TDMI使用3级流水线，因此，指令的执行分3个阶段：取指、译码和执行。正常操作流水：在执行当前一条指令的同时，后续的一条指令被译码，后续的第二条指令从存储器中被取出。,2008年9月15日,南京大学计算机系,11,指令流水线的功能段划分,从存储器取指令指令所用的寄存器译码从寄存器组中读寄存器，执行移位和ALU操作，将寄存器写回到寄存器组,执行,译码,取指,PC-8,PC-4,PC,2008年9月15日,南京大学计算机系,12,ARM7的3级流水线示意图,取指,译码,执行,取指,译码,执行,取指,译码,执行,取指,译码,执行,取指,译码,执行,T1,T2,T3,T4,T5,当前执行指令的所在地址,2008年9月15日,南京大学计算机系,13,存储器访问特点,ARM7TDMI核是冯诺依曼(VonNeumann)体系结构，使用单一32位数据总线传送指令和数据。只有加载、存储和交换指令可以访问存储器中的数据。数据可以是：8位(字节)、16位(半字)和32位(字)。字必须是4字节边界对准，半字必须是2字节边界对准。,2008年9月15日,南京大学计算机系,14,存储器接口特点,ARM7TDMI存储器接口特点如下：速度相关控制信号流水作业方便片内和片外快速突发(burst)访问模式,2008年9月15日,南京大学计算机系,15,4种存储周期,空闲周期（I）非顺序周期（N）顺序周期（S）协处理器寄存器传送周期（C）,2008年9月15日,南京大学计算机系,16,嵌入式ICE-RT逻辑,为ARM7TDMI核提供了集成的在片调试支持可用来设置断点或观察点出现的条件嵌入式ICE-RT逻辑包含调试通信通道DCC，DebugCommunicationsChannelDCC用于在目标和宿主调试器之间传送信息嵌入式ICE-RT逻辑通过JTAG(JointTestActionGroup)测试访问口进行控制,2008年9月15日,南京大学计算机系,17,ARM7TDMI体系结构,ARM7TDMI有如下2个指令集：32位ARM指令集；16位Thumb指令集。属于ARMv4T体系结构的实现特点是：1指令集压缩2Thumb指令集,2008年9月15日,南京大学计算机系,18,指令集压缩,对于传统的微处理器体系结构，指令和数据具有同样的宽度。与16位体系结构相比，32位体系结构在操纵32位数据时呈显了更高的性能，并可更有效地寻址更大的空间。一般来讲，16位体系结构比32位体系结构具有更高的代码密度，但只有近似一半的性能。Thumb在32位体系结构上实现了16位指令集，以提供：比16位体系结构更高的性能；比32位体系结构更高的代码密度。,2008年9月15日,南京大学计算机系,19,Thumb指令集,Thumb指令集是通常使用的32位ARM指令集的子集。每条Thumb指令是16位长，有相应的对于处理器模型有相同效果的32位ARM指令。Thumb指令在标准的ARM寄存器配置下进行操作，在ARM和Thumb状态之间具有出色的互操作性。执行时，16位Thumb指令透明地实时解压缩成32位ARM指令，且没有性能损失。Thumb具有32位核的所有优点：32位寻址空间；32位寄存器；32位移位器和算术逻辑单元ALU(ArithmeticLogicUnit)；32位存储器传送。,2008年9月15日,南京大学计算机系,20,Thumb指令集（续）,Thumb因而可提供长的转移范围、强大的算术运算能力和大的寻址空间。Thumb代码的长度是ARM代码长度的65，当从16位存储系统运行时，提供ARM代码160的性能。Thumb使ARM7TDMI核非常适用于有存储器宽度限制且代码密度为重要的嵌入式应用场合。由于ARM7TDMI具有16位Thumb指令集和32位ARM指令集，这使设计者能根据他们的应用要求在子程序级灵活地强调性能或代码长度。,2008年9月15日,南京大学计算机系,21,框图、内核和功能图,参看下面的三张内部电路结构图ARM7TDMI处理器框图ARM7TDMI主处理器逻辑ARM7TDMI处理器功能图有关图中的引脚信号请参看PDF资料文件ARM7TDMI的所有信号描述,2008年9月15日,南京大学计算机系,22,ARM7TDMI处理器框图,2008年9月15日,南京大学计算机系,23,ARM7TDMI主处理器,2008年9月15日,南京大学计算机系,24,ARM7TDMI处理器功能图,2008年9月15日,南京大学计算机系,25,ARM7TDIM部分信号解释,APE(addresspipelineenable)ALE(addresslatchenable)ABE(addressbusenable)LOCK(lockedoperation)MCLK(memoryclockinput)nWAIT(notwait)ECLK(externalclockoutput)nRESET(notreset)nRW(notread/write)nMREQ(notmemoryrequest),2008年9月15日,南京大学计算机系,26,APE信号,APE(addresspipelineenable)选择地址总线、LOCK、MAS1:0、nRW、nOPC和nTRANS信号是操作在流水线方式(APE为高)还是非流水线方式(APE为低)。,2008年9月15日,南京大学计算机系,27,ALE信号,ALE(addresslatchenable)提供这个信号用以与以前的ARM处理器兼容。对于新设计，若需要地址重新定义时，ARM公司则推荐使用APE，并将ALE接高。当该信号为低时，锁存地址总线、LOCK、MAS1:0、nRW、nOPC和nTRANS信号。这可允许这些地址信号在整个存储器访问周期内都有效。例如，当与ROM接口时，在数据被读出之前地址必须一直有效。,2008年9月15日,南京大学计算机系,28,ABE信号,ABE(addressbusenable)该引脚信号为高时，地址总线有效。当它为低时禁止总线驱动，使地址总线进入高阻状态。也用同样的方法控制LOCK、MAS1:0、nRW、nOPC和nTRANS信号。若系统没有要求，则禁止地址驱动，ABE必须接高。,2008年9月15日,南京大学计算机系,29,LOCK信号,LOCK(lockedoperation)一个受APE、ALE和ABE控制的信号。LOCK用于向仲裁器指示总线上正在进行原子性(atomic)操作。当处理器执行一个锁定内存区访问时为高，则表明正在执行SWP和SWPB指令。此信号用来防止控制器允许其它器件访问存储器。信号值为高表明这些指令执行原子性读写操作，可用于实现信号量。LOCK通常为低。,2008年9月15日,南京大学计算机系,30,MCLK信号,MCLK(memoryclockinput)所有存储器访问和处理器操作的主时钟。时钟速度可以减慢到以允许访问慢速外设或存储器。另外，nWAIT可与自由运行的MCLK一起使用以获得同样的效果。,2008年9月15日,南京大学计算机系,31,nWAIT信号,nWAIT(notwait)当它为低时，处理器将其访问时间延长几个MCLK周期，这对访问低速存储器或外围设备有用。在内部nWAIT与MCLK进行逻辑“与”且必须仅在MCLK为低时改变。当nWAIT不使用时，它必须接高。相当于x86处理器的Ready信号（输入，高电平）。,2008年9月15日,南京大学计算机系,32,ECLK信号,ECLK(externalclockoutput)在正常操作中，它只是可选用nWAIT延展的MCLK，从内核输出。当内核正在被调试时，它是DCLK，由TCLK内部产生。,2008年9月15日,南京大学计算机系,33,nRESET信号,nRESET(notreset)用于从已知的地址启动处理器。低电平将引起正在执行的指令非正常中止。这个信号必须保持为低至少达2个时钟周期，同时nWAIT保持为高。当它为低时，处理器执行内部周期，同时地址从复位处增值。若nRESET保持到超过最大地址界限，则地址溢出为零。当它保持为高至少1个时钟周期时，处理器从地址0重新开始。,2008年9月15日,南京大学计算机系,34,nRW信号,nRW(notread/write)读写控制信号一个受APE、ALE和ABE控制的信号。nRW指定传送的方向。nRW为高表明是ARM7TDMI的写周期，nRW为低表明是ARM7TDMI的读周期。S周期的突发传送始终是读突发，或者写突发。在突发传送期间不能改变方向。,2008年9月15日,南京大学计算机系,35,nMREQ信号,nMREQ(notmemoryrequest)存储器访问请求信号，低电平有效。在接下来的时钟周期，当处理器请求存储器访问时，它为低。,2008年9月15日,南京大学计算机系,36,存储器接口详解,总线接口信号时序图约定总线周期寻址信号地址时序数据定时信号延长访问时间特权模式访问上电后的复位序列,2008年9月15日,南京大学计算机系,37,总线接口信号,ARM7TDMI的总线接口信号可以分成如下4类：时钟和时钟控制信号：MCLK、nWAIT、ECLK、nRESET。地址类信号：A31:0、nRW、MAS1:0、nOPC、nTRANS、LOCK、TBIT。存储器请求信号：nMREQ、SEQ。数据时序信号：D31:0、DIN31:0、DOUT31:0、ABORT、BL3:0。ARM7TDMI使用MCLK的上升沿和下降沿。使用nWAIT信号可以延长总线周期。后面部分描述一个简单系统，其中nWAIT总是高电平。,2008年9月15日,南京大学计算机系,38,A31:0信号,A31:0(address)地址相关信号，32位地址总线。当地址总线有效时，用ALE、ABE和APE来控制。A31:0是指定传送地址的32位地址总线。所有地址是字节地址，因而一个字访问突发导致每个周期地址总线增加4。地址总线提供4GB的线性寻址空间。当发出字访问信号时，存储系统忽略低2位A1:0，当发出半字访问信号时，存储系统忽略低位A0。所有数据值必须在它们固有的边界对准。所有的字必须字对准。,2008年9月15日,南京大学计算机系,39,MAS1:0信号,MAS1:0(memoryaccesssize)地址相关信号用于指示存储系统在读和写周期所要求的数据传送的大小(字节、半字和字)。在存储周期，在MCLK下降沿之前变为有效，并保持有效直到MCLK的上升沿为止。二进制值00、01和10分别表示字节、半字和字(11保留)。这是一个由APE、ALE和ABE控制的信号。MAS信号的编码意义参看下表,2008年9月15日,南京大学计算机系,40,有效地址的决定,ARM7TDMI产生的地址始终是字节地址。尽管如此，存储系统必须忽略地址的低位冗余。有效地址位参见下表：,2008年9月15日,南京大学计算机系,41,nOPC信号,nOPC(notop-codefetch)当处理器正在从存储器取指令时，它为低。这是一个由APE、ALE和ABE控制的信号。nOPC的输出传递有关传送的信息。MMU使用这个信号来判定访问是取操作码还是数据传送。这个信号可与nTRANS一起使用以实现访问许可权方案(accesspermissionscheme)。,2008年9月15日,南京大学计算机系,42,nTRANS信号,nTRANS(notmemorytranslate)当处理器在用户模式时，它为低。它可用于通知存储管理系统地址转换的时间，或作为非用户模式活动的标示。这是一个由APE、ALE和ABE控制的信号。nTRANS为0：用户；nTRANS为1：特权。nTRANS可由LDRT和STRT指令来适当设置。nTRANS信号的使用可以避免黑客蓄意给操作系统传送非法指针，然后让操作系统以特权模式访问存储器的可能性。当然它也会被黑客用来让用户应用去访问任意的存储位置(如IO空间)。,2008年9月15日,南京大学计算机系,43,TBIT信号,TBIT信号表明处理器的工作状态。当处理器正在执行Thumb指令集时，TBIT为高；当处理器正在执行ARM指令集时，它为低。该信号在BX指令的第1个执行周期的第2相（状态）改变。,2008年9月15日,南京大学计算机系,44,SEQ信号,SEQ(quentialaddress)概述：指示顺序地址当下一个存储器周期的地址与上一次存储器访问的地址紧密相关时，SEQ为高。在ARM状态，新地址可以是相同的字或下一个字。在Thumb状态，新地址可以是相同的半字或下一个半字。与低位地址线配合，它可用于指示下一个周期可使用快速存储器模式(例如DRAM页模式)，或用于旁路地址转换系统。,2008年9月15日,南京大学计算机系,45,ABORT信号,ABORT(memoryabort)存储系统使用该信号通知处理器其所请求的访问是不允许的。,2008年9月15日,南京大学计算机系,46,BL3:0信号,BL3:0(bytelatchcontrol)字节锁存使能信号当这些信号为高时，数据总线的值在MCLK的下降沿锁存。对于大多数设计，这些信号必须接高电平。BL3控制在D31:24上出现的数据的锁存；BL2控制在D23:16上出现的数据的锁存；BL1控制在D15:8上出现的数据的锁存；BL0控制在D7:0上出现的数据的锁存。,2008年9月15日,南京大学计算机系,47,时序图约定,本页给出的图例适用于后面的各种时序图,2008年9月15日,南京大学计算机系,48,总线周期,流水型的ARM7TDMI总线接口能够有最长的存储周期时间用于地址译码和响应访问请求。存储器请求信号比访问用的总线周期提前一个总线周期广播；地址类信号比访问用的总线周期提前半个时钟周期广播。,2008年9月15日,南京大学计算机系,49,ARM7TDMI的一个存储周期,高阻抗态,总线变化,2008年9月15日,南京大学计算机系,50,4种类型的总线周期,ARM7TDMI的总线接口可以实现如下4种不同类型的总线周期：非顺序周期请求向或从某一地址传送。该地址与前一个周期使用的地址无关。顺序周期请求向或从某一地址传送。该地址与前一个周期使用的地址相比，或相同，或大1个字或半个字。内部周期不需要传送，因为它正在执行内部功能，不能同时执行有用的预取。协处理器寄存器传送周期使用数据总线与协处理器进行通信，但不需要存储系统作任何动作。,2008年9月15日,南京大学计算机系,51,总线周期类型,2008年9月15日,南京大学计算机系,52,非顺序周期,非顺序周期是最简单的总线周期，在处理器请求向或从某一地址传送时出现。这个地址与前一周期使用的地址无关。存储控制器必须启动存储器访问来满足这个请求。组成N周期的地址类和信号(nMREQ和SEQ)在总线上广播。在下一个总线周期结束时，数据在CPU和存储器之间传送。对于非顺序访问，存储系统常需要较长的访问时间(扩展时钟周期)。这为全地址译码提供了时间，或将行和列地址锁存进DRAM。,2008年9月15日,南京大学计算机系,53,非顺序存储周期信号波形图,00有效指明N周期，即非顺序周期,01有效指明S周期,2008年9月15日,南京大学计算机系,54,顺序周期,顺序周期用于实现总线上的突发传送。这一信息可用于优化存储控制器与突发存储器件(如DRAM)接口的设计。在顺序周期期间，ARM7TDMI请求存储器定位，这可作为顺序突发的一部分。突发传送的第一个周期，地址可与前一个内部周期相同。其它情况下地址是前一个周期的地址增加一个量，即：对于字访问的突发，地址增加4字节；对于半字访问的突发，地址增加2字节；不可能有字节访问的突发。,2008年9月15日,南京大学计算机系,55,突发传输,突发总是从N周期或合并的IS周期开始，接着是S周期。突发组成相同类型的传送。在突发传送期间，A31:0信号增加，其它地址类信号不受突发影响。突发中所有的访问具有相同的数据宽度、方向和保护类型。存储系统顺序访问与非顺序访问相比响应更快，需要更短的访问时间。,2008年9月15日,南京大学计算机系,56,突发类型,2008年9月15日,南京大学计算机系,57,顺序访问周期,nMREQ,SEQ信号组合=01指明S周期,2008年9月15日,南京大学计算机系,58,内部周期,在内部周期期间，ARM7TDMI不要求存储器访问，因为正在执行内部功能，不能同时执行有用的预取。只要可能，ARM7TDMI就广播下一次访问的地址以便开始译码，但存储控制器不允许进行存储器访问。,2008年9月15日,南京大学计算机系,59,内部周期示意图,nMREQ,SEQ信号组合=10指明I周期，即内部周期,nMREQ,SEQ信号组合=11指明C周期,即协处理周期,2008年9月15日,南京大学计算机系,60,合并的IS周期,ARM7TDMI尽可能实现总线优化以得到额外的时间进行存储器译码。当这种情况发生时，下一个存储周期的地址在内部周期期间就在总线上广播。这时允许存储控制器来进行地址译码，但在这个周期不允许启动存储器访问。在合并的IS周期，对于同一存储位置，下一个周期是顺序周期。这时进行访问，存储控制器必须启动存储器访问。参看下面图解,2008年9月15日,南京大学计算机系,61,合并的IS周期示意图,nMREQ,SEQ信号组合=10指明I周期，即内部周期,nMREQ,SEQ信号组合=01指明S周期,即顺序周期,2008年9月15日,南京大学计算机系,62,协处理器寄存器传送周期,在协处理器寄存器传送期间，ARM7TDMI使用数据总线向或从协处理器传送数据。不需要存储周期，存储控制器不启动事务(transaction)。在协处理器寄存器传送期间，存储系统不允许驱动数据总线。参看下图,2008年9月15日,南京大学计算机系,63,协处理器传送周期示意图,2008年9月15日,南京大学计算机系,64,ARM存储周期时序一览,2008年9月15日,南京大学计算机系,65,对代码的执行进行统计,2008年9月15日,南京大学计算机系,66,ADS工具中对四种周期的统计,2008年9月15日,南京大学计算机系,67,地址时序,ARM7TDMI的地址总线工作在两种配置方式之一流水线方式APE信号接高电平非流水线方式APE信号接低电平注：ARM公司极力推荐在新的设计中使用流水的地址时序以获得最佳系统性能。ARM公司极力推荐ALE接高，并且在新设计中不使用。,2008年9月15日,南京大学计算机系,68,流水线地址,当APE为高时，ARM7TDMI的地址在存储周期前MCLK的上升沿之后有效。,2008年9月15日,南京大学计算机系,69,非流水线地址,在仅包含SRAM和ROM的系统中，APE可以置为低以产生所需的地址时序。因为SRAM和ROM要求在整个存储周期内保持地址稳定。在这种配置中，在MCLK下降沿之后地址有效。,2008年9月15日,南京大学计算机系,70,数据定时信号,1D31:0、DOUT31:0和DIN31:02BUSEN信号3ABORT信号，参看前面的ABORT解释4字节锁存使能（由BL3:0信号决定）5字节和半字访问（由MAS1:0信号决定）,2008年9月15日,南京大学计算机系,71,ARM7TDMI外部总线结构,2008年9月15日,南京大学计算机系,72,D31:0信号,D31:0(databus)用于处理器与外部存储器之间的双向数据传送。在读周期，输入数据必须在MCLK的下降沿有效。在写周期，在MCLK的下降沿之前输出数据保持有效。与BUSEN的值无关，除读周期外，数据总线总是被驱动。因此，若使用单向数据总线，那么它必须留着不接。,2008年9月15日,南京大学计算机系,73,DIN31:0和DOUT31:0信号,DIN31:0(datainputbus)用于从存储器向处理器传送指令和数据的单向总线。该总线仅当BUSEN为高时使用。若不用则必须将其接低。在读周期，在MCLK下降沿对该总线采样。DOUT31:0(dataoutputbus)用于从处理器向存储系统传送数据的单向总线。该总线仅当BUSEN为高时使用，否则驱动为零。在写周期，输出数据在MCLK为低时变为有效，并保持有效直到MCLK下降沿之后。,2008年9月15日,南京大学计算机系,74,BUSEN信号,BUSEN(databusconfiguration)该静态配置信号用于选择是用双向数据总线(D31:0)还是用单向数据总线(DIN31:0和DOUT31:0)在处理器和存储器之间传送数据。参看上图（ARM7TDMI外部总线结构）当BUSEN为低时，选用D31:0，并将DOUT31:0的值驱动为零，将DIN31:0忽略，且必须接低。当BUSEN为高时，选用DIN31:0和DOUT31:0，将D31:0忽略，且必须留着不接。,2008年9月15日,南京大学计算机系,75,ABORT信号,意义：ABORT(中止)表明没有成功地完成存储器事务。采样时刻：在S周期和N周期，当总线周期结束时对ABORT采样。处理器操作：若在数据访问时认定ABORT，则引起处理器采用数据中止陷阱(dataaborttrap)；若在取操作码时认定ABORT，则中止进入流水线；若执行指令，则采用预取中止陷阱(prefetchaborttrap)。用途：存储器管理系统可以使用ABORT以实现诸如基本的存储器保护方案或要求分页的虚拟存储器系统。,2008年9月15日,南京大学计算机系,76,nENOUT信号,nENOUT(notenableoutput)写周期，在MCLK上升沿之前将该信号驱动为低，且在整个周期保持为低。在共享总线的应用中，这可被用于辅助仲裁。在双向数据总线操作周期中，驱动为低表明处理器正在驱动D31,0作为输出。,2008年9月15日,南京大学计算机系,77,单向总线外部连接,单向总线一般用于ASIC嵌入式应用的内部。在外部，大多数系统仍需要双向数据总线与外部存储器接口。下图表明如何在ASIC的缓冲物(pad)中合并单向总线，以便与外部双向总线相连。,2008年9月15日,南京大学计算机系,78,延长访问时间,ARM处理器有两种延长访问时间的方法：调制MCLK使用nWAIT控制总线周期ARM处理器不包含任何依靠有规律的时钟来管理内部状态的动态逻辑。因此，对于MCLK可被延长的最长时间或nWAIT保持低电平的最长时间没有限制。如果要使用嵌入式跟踪宏单元(ETM)从跟踪口上获得指令和数据跟踪信息，则必须使用nWAIT信号来延长访问时间。,2008年9月15日,南京大学计算机系,79,特权模式访问,ARM处理器共有七种运行模式。分别是：用户(User，usr)；系统(System，sys)；快中断(FastInterruptreQuest，fiq)；中断(InterruptReQuest，irq)；管理(Supervisor，svc)；中止(Abort，abt)；未定义(Undefined，und)除用户模式之外的六种模式称为特权模式处于特权模式时可以访问系统的全部资源特权模式由nTRANS引脚信号的高电平决定,特权模式,2008年9月15日,南京大学计算机系,80,nTRANS信号,nTRANS(notmemorytranslate)nTRANS信号是输出信号nTRANS=0用户模式指令nTRANS=1特权模式指令用于区分用户访问和特权访问。当处理器在用户模式时，它为低。它可用于通知存储管理系统地址转换的时间，或作为非用户模式活动的标示。由APE、ALE和ABE控制的信号。,2008年9月15日,南京大学计算机系,81,加电复位,加电复位初始阶段，nMREQ和SEQ无定义。在加电复位中间阶段，即当nRESET变为高电平后并且从复位向量(地址0 x00000000)取第1条指令之前，ARM核经过两个内部周期。处理器执行的这两个内部周期阶段由nMREQ和SEQ信号指明。内部周期执行完毕之后执行一个非顺序周期，尔后执行连续的顺序周期。初始地址和增加值由复位发生时的内核状态决定。在执行第1条指令之前，用3个MCLK周期使这条指令通过ARM指令流水线的取指一译码一执行段。参看下图,2008年9月15日,南京大学计算机系,82,ARM7TDMI复位时序图,2008年9月15日,南京大学计算机系,83,第8讲重点,ARM片上总线AMBAAHB、ASB和APBARM7TDMI的基本特点三级流水线处理器框图嵌入式ICE-RT逻辑ARM和Thumb两种指令集重要信号存储器接口总线周期类型外部总线安排,2008年9月15日,南京大学计算机系,84,第8讲复习题与思考题,目前AMBA片上总线有哪几个版本，它们的主要特点是什么？ARM7TDMI核指令流水线是几级流水线？ARM7TDMI的版本变量有四个，分别代表什么含义？ARM7TDMI主时钟信号的名称是什么？ARM7TDMI处理器的引脚信号可以分成哪几大类？典型的基于ARM7TDMI核的处理器是什么？嵌入式ICE-RT逻辑起什么作用？从复位时刻开始到ARM7TDMI处理器执行第一条指令，其中间要经过几个时钟周期？,2008年9月15日,南京大学计算机系,85,第8讲结束,谢谢大家的使用！欢迎大家提出宝贵意见和建议！,