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第4章存储器11.一个8K8位的动态RAM芯片，其内部结构排列成256256形式，存取周期为0.1s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：2560.1s=25.6s采用分散刷新方式刷新间隔为：256（0.1s+0.1s）=51.2s采用异步刷新方式刷新间隔为:2ms,15.设CPU共有16根地址线，8根数据线，并用,（低电平有效）作访存控制信号，,作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：（1）最小4K地址为系统程序区，409616383地址范围为用户程序区。（2）指出选用的存储芯片类型及数量。（3）详细画出片选逻辑。,解：（1）地址空间分配图：系统程序区（ROM共4KB）：0000H-0FFFH用户程序区（RAM共12KB）：1000H-3FFFH（2）选片：ROM：选择4K4位芯片2片，位并联RAM：选择4K8位芯片3片，字串联(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH,RAM3地址范围为:3000H-3FFFH)（3）各芯片二进制地址分配如下：,CPU和存储器连接逻辑图及片选逻辑如下图所示：,20.欲传送的二进制代码为1001101，用奇校验来确定其对应的汉明码，若在第6位出错，说明纠错过程。,解：欲传送的二进制代码为1001101，有效信息位数为n=7位，则汉明校验的校验位为k位，则：2k=n+k+1，k=4，进行奇校验设校验位为C1C2C3C4，汉明码为C1C2B7C3B6B5B4C4B3B2B1，,C1=1B7B6B4B3B1=110111=1C2=1B7B5B4B2B1=110101=0C3=1B6B5B4=1001=0C4=1B3B2B1=1101=1,故传送的汉明码为10100011101，若第6位(B5)出错，即接收的码字为10100111101，则,P1=1C1B7B6B4B3B1=1110111=0P2=1C2B7B5B4B2B1=1011101=1P3=1C3B6B5B4=10011=1P4=1C4B3B2B1=11101=0P4P3P2P1=0110说明第6位出错，对第6位取反即完成纠错。,28.设主存容量为256K字，Cache容量为2K字，块长为4。（1）设计Cache地址格式，Cache中可装入多少块数据？（2）在直接映射方式下，设计主存地址格式。（3）在四路组相联映射方式下，设计主存地址格式。（4）在全相联映射方式下，设计主存地址格式。（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,解：（1）Cache容量为2K字，块长为4，Cache共有2K/4=211/22=29=512块，Cache字地址9位，字块内地址为2位，因此，Cache地址格式设计如下：,（2）主存容量为256K字=218字，主存地址共18位，共分256K/4=216块，主存字块标记为18-9-2=7位。直接映射方式下主存地址格式如下：,（3）根据四路组相联的条件，一组内共有4块，得Cache共分为512/4=128=27组，主存字块标记为18-7-2=9位，主存地址格式设计如下：,（4）在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下：,（5）若存储字长为32位，存储器按字节寻址，则主存容量为256K*32/4=221B，Cache容量为2K*32/4=214B，块长为4*32/4=32B=25B，字块内地址为5位，在直接映射方式下，主存字块标记为21-9-5=7位，主存地址格式为：,在四路组相联映射方式下，主存字块标记为21-7-5=9位，主存地址格式为：,在全相联映射方式下，主存字块标记为21-5=16位，主存地址格式为：,32.设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。（1）画出主存地址字段中各段的位数。（2）设Cache的初态为空，CPU依次从主存第0，1，2，89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？,解：（1）根据每字块有8个字，每字32位（4字节），得出主存地址字段中字块内地址为3+2=5位。根据Cache容量为16KB=214B，字块大小为8*32/8=32=25B，得Cache地址共14位，Cache共有214-5=29块。根据四路组相联映射，Cache共分为29/22=27组。根据主存容量为4MB=222B，得主存地址共22位，主存字块标记为22-7-5=10位，故主存地址格式为：,（2）由于每个字块中有8个字，而且初态为空，因此CPU读第0号单元时，未命中，必须访问主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读第17号单元时均命中。同理，CPU读第8，16，88号时均未命中。可见，CPU在连续读90个字中共有12次未命中，而后8次循环读90个字全部命中，命中率为：,（3）设Cache的周期为t，则主存周期为6t，没有Cache的访问时间为6t*90*8，有Cache的访问时间为t（90*8-12）+6t*12，则有Cache和无Cache相比，速度提高的倍数为：,38.磁盘组有6片磁盘，最外两侧盘面可以记录，存储区域内径22cm，外径33cm，道密度为40道/cm，内层密度为400位/cm，转速3600转/分，问：（1）共有多少存储面可用？（2）共有多少柱面？（3）盘组总存储容量是多少？（4）数据传输率是多少？,解：（1）共有：62=12个存储面可用。（2）有效存储区域=（33-22）/2=5.5cm,（3）内层道周长=22=69.08cm道容量=400位/cm69.08cm=3454B面容量=3454B220道=759，880B盘组总容量=759，880B12面=9，118，560B,柱面数=40道/cm5.5=220道,（4）转速=3600转/60秒=60转/秒数据传输率=3454B60转/秒=207，240B/S,4.42有一个(7，4)码，生成多项式x3+x+1，写出代码1001的循环冗余校验码,解：代码为：,由(7，4)得：,生成多项式为：,将代码左移3位后再被生成多项式模2处，即：,故CRC码为：,第5章输入输出系统,32.设磁盘存储器转速为3000转/分，分8个扇区，每扇区存储1K字节，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。假设一条指令最长执行时间是25s，是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采取什么方案？,29结合DMA接口电路说明工作过程。看书,解：先算出磁盘传送速度，然后和指令执行速度进行比较得出结论。,道容量=1K88位=8KB=4K字,数传率=4K字3000转/分=4K字50转/秒=200K字/秒,一个字的传送时间=1/200K秒5s（注：在此1K=1024，来自数据块单位缩写。）因为5s25s，所以不能采用一条指令执行结束响应DMA请求的方案，应采取每个CPU机器周期末查询及响应DMA请求的方案（通常安排CPU机器周期=MM存取周期）。,第6章计算机的运算方法,9.当十六进制数9B和FF分别表示为原码、补码、反码、移码和无符号数时，所对应的十进制数各为多少（设机器数采用一位符号位）？,解：真值和机器数的对应关系如下：,12.设浮点数格式为：阶码5位（含1位阶符），尾数11位（含1位数符）。写出51/128、-27/1024、7.375、-86.5所对应的机器数。要求如下：（1）阶码和尾数均为原码。（2）阶码和尾数均为补码。（3）阶码为移码，尾数为补码。,解：据题意画出该浮点数的格式,将十进制数转换为二进制：,x1=51/128=0.0110011B=2-1*0.110011Bx2=-27/1024=-0.0000011011B=2-5*(-0.11011B）,x3=7.375=111.011B=23*0.111011Bx4=-86.5=-1010110.1B=27*(-0.10101101B),则以上各数的浮点规格化数为：（1）x1浮=1，0001；0.1100110000x2浮=1，0101；1.1101100000x3浮=0，0011；0.1110110000x4浮=0，0111；1.1010110100,（2）x1浮=1，1111；0.1100110000x2浮=1，1011；1.0010100000x3浮=0，0011；0.1110110000x4浮=0，0111；1.0101001100（3）x1浮=0，1111；0.1100110000x2浮=0，1011；1.0010100000x3浮=1，0011；0.1110110000x4浮=1，0111；1.0101001100,16设机器数字长为16位，写出下列各种情况下它能表示的数的范围。设机器数采用一位符号位，答案均用十进制表示。（1）无符号数；（2）原码表示的定点小数。（3）补码表示的定点小数。（4）补码表示的定点整数。（5）原码表示的定点整数。（6）浮点数的格式为：阶码6位（含1位阶符），尾数10位（含1位数符）。分别写出其正数和负数的表示范围。（7）浮点数格式同（6），机器数采用补码规格化形式，分别写出其对应的正数和负数的真值范围。,解：（1）无符号整数：0216-1，即：065535；无符号小数：01-2-16，即：00.99998；（2）原码定点小数：-1+2-151-2-15，即：-0.999970.99997（3）补码定点小数：-11-2-15，即：-10.99997（4）补码定点整数：-215215-1，即：-3276832767（5）原码定点整数：-215+1215-1，即：-3276732767（6）据题意画出该浮点数格式，当阶码和尾数均采用原码，非规格化数表示时：,最大负数=1，11111；1.000000001，即-2-92-31最小负数=0，11111；1.111111111，即-（1-2-9）231则负数表示范围为：-（1-2-9）231-2-92-31最大正数=0，11111；0.111111111，即（1-2-9）231最小正数=1，11111；0.000000001，即2-92-31则正数表示范围为：2-92-31（1-2-9）231,（7）当机器数采用补码规格化形式时，若不考虑隐藏位，则最大负数=1，00000；1.011111111，即-2-12-32最小负数=0，11111；1.000000000，即-1231则负数表示范围为：-1231-2-12-32最大正数=0，11111；0.111111111，即（1-2-9）231最小正数=1，00000；0.100000000，即2-12-32则正数表示范围为：2-12-32（1-2-9）231,20.用原码一位乘、两位乘和补码一位乘（Booth算法）、两位乘计算xy。（1）x=0.110111，y=-0.101110；（2）x=-0.010111，y=-0.010101；（3）x=19，y=35；（4）x=0.11011，y=-0.11101。,解：先将数据转换成所需的机器数，然后计算，最后结果转换成真值。（1）x原=0.110111，y原=1.101110，x*=0.110111，y*=0.101110原码一位乘：,即x*y*=0.100111100010，z0=x0y0=01=1，xy原=1.100111100010，xy=-0.100111100010,补码一位乘：x补=0.110111，-x补=1.001001，y补=1.010010,即xy补=1.011000011110，xy=-0.100111100010,第7章指令系统,15一相对寻址的转移指令占3个字节，第一字节是操作码，第二、三字节为相对位移量，而且数据在存储器中采用以高字节地址为字地址的存放方式。假设PC当前值为4000H。试问当结果为0，执行“JZ*+35”和JZ*-17”指令时，该指令的第二、第三字节的机器代码各为多少？,解：当结果为0，执行“JZ*+35”时，指令的相对位移量为35(D)=23H，该该指令的第二字节的机器代码为00H，第三字节的机器代码为23H当结果为0，执行“JZ*-17”时，指令的相对位移量为-17(D)=EFH(补码)，该该指令的第二字节的机器代码为FFH，第三字节的机器代码为EFH,16.某机主存容量为4M16位，且存储字长等于指令字长，若该机指令系统可完成108种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、立即等六种寻址方式，试回答：（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围；（3）一次间址和多次间址的寻址范围；（4）立即数的范围（十进制表示）；（5）相对寻址的位移量（十进制表示）；（6）上述六种寻址方式的指令哪一种执行时间最短？哪一种最长？为什么？哪一种便于程序浮动？哪一种最适合处理数组问题？（7）如何修改指令格式，使指令的寻址范围可扩大到4M？（8）为使一条转移指令能转移到主存的任一位置，可采取什么措施？简要说明之。,解：（1）单字长一地址指令格式：,OP为操作码字段，共7位，可反映108种操作；M为寻址方式字段，共3位，可反映6种寻址操作；A为地址码字段，共16-7-3=6位。,（2）直接寻址的最大范围为26=64。（3）由于存储字长为16位，故一次间址的寻址范围为216；若多次间址，需用存储字的最高位来区别是否继续间接寻址，故寻址范围为215。（4）立即数的范围为-3231（有符号数），或063（无符号数）。（5）相对寻址的位移量为-3231。,（6）上述六种寻址方式中，因立即数由指令直接给出，故立即寻址的指令执行时间最短。间接寻址在指令的执行阶段要多次访存(一次间接寻址要两次访存，多次间接寻址要多次访存)，故执行时间最长。变址寻址由于变址寄存器的内容由用户给定，而且在程序的执行过程中允许用户修改，而其形式地址始终不变，故变址寻址的指令便于用户编制处理数组问题的程序。相对寻址操作数的有效地址只与当前指令地址相差一定的位移量，与直接寻址相比，更有利于程序浮动。,（7）方案一：为使指令寻址范围可扩大到4M，需要有效地址22位，此时可将单字长一地址指令的格式改为双字长，如下图示：,方案二：如果仍采用单字长指令（16位）格式，为使指令寻址范围扩大到4M，可通过段寻址方案实现。安排如下：硬件设段寄存器DS（16位），用来存放段地址。在完成指令寻址方式所规定的寻址操作后，得有效地址EA（6位），再由硬件自动完成段寻址，最后得22位物理地址。即：物理地址=（DS）26+EA,注：段寻址方式由硬件隐含实现。在编程指定的寻址过程完成、EA产生之后由硬件自动完成，对用户是透明的。,方案三：在采用单字长指令（16位）格式时，还可通过页面寻址方案使指令寻址范围扩大到4M。安排如下：硬件设页面寄存器PR（16位），用来存放页面地址。指令寻址方式中增设页面寻址。当需要使指令寻址范围扩大到4M时，编程选择页面寻址方式，则：EA=（PR）A（有效地址=页面地址“拼接”6位形式地址），这样得到22位有效地址。,（8）为使一条转移指令能转移到主存的任一位置，寻址范围须达到4M，除了采用(7)方案一中的双字长一地址指令的格式外，还可配置22位的基址寄存器或22位的变址寄存器，使EA=(BR)+A（BR为22位的基址寄存器)或EA=（IX）+A(IX为22位的变址寄存器)，便可访问4M存储空间。还可以通过16位的基址寄存器左移6位再和形式地址A相加，也可达到同样的效果。总之，不论采取何种方式，最终得到的实际地址应是22位。,第8章CPU的结构和功能,12在5个功能段的指令流水线中，假设每段的执行时间分别是10ns、8ns、10ns、10ns和7ns。对于完成12条指令的流水线而言，其加速比为多少？该流水线的实际吞吐率为多少？,解：由题意可知，各段执行时间最多为20ns，即：,加速比：,实际吞吐率：,26.设某机配有A、B、C三台设备，其优先顺序按ABC降序排列，为改变中断处理次序，它们的中断屏蔽字设置如下：,请按下图所示时间轴给出的设备请求中断的时刻，画出CPU执行程序的轨迹。设A、B、C中断服务程序的执行时间均为20s。,解：A、B、C设备的响应优先级为A最高、B次之、C最低，处理优先级为A最高、C次之、B最低。CPU执行程序的轨迹图如下：,15.设控制存储器的容量为51248位，微程序可在整个控存空间实现转移，而控制微程序转移的条件共有4个（采用直接控制），微指令格式如下：,第10章控制单元的设计,解：因为控制存储器共有512*48=29*48所以，下址字段应有9位，微指令字长48位又因为控制微程序转移的条件有4个，4+1=23所以判断测试字段占3位因此控制字段位数为：48-9-3=36,微指令格式为：,4813121091控制字段测试字段下址字段,19.假设机器的主要部件有程序计数器PC，指令寄存器IR，通用寄存器R0、R1、R2、R3，暂存器C、D，ALU，移位器，存储器地址寄存器MAR，存储器数据寄存器MDR及存储矩阵M。(1)要求采用单总线结构画出包含上述部件的硬件框图，并注明数据流动方向。(2)画出“ADD(R1)，(R2)”指令在取指阶段和执行阶段的信息流程图。R1寄存器存放源操作数地址，R2寄存器存放目的操作数的地址。(3)写出对应该流程图所需的全部微操作命令。,解：（1）各功能部件联结成如图所示数据通路：,（2）“ADD（R1），（R2）”指令是SS型指令，源操作数的地址在R1，操作数在主存，所以是R1间接寻址。目的操作数也在主存，由R2间接寻址。指令周期流程图如下：,取源操作数,取目的操作数,取出当前指令,(PC)+1为取下条指令做好准备,两操作数相加,写回主存中原来目的操作数的位置,送当前指令地址到MAR(设当前指令地址已在PC中),（3）对应了流程图所需的全部微操作命令为：,(PC)MAR，1R,MMDR，(PC)+1PC,MDRIR,OP(IR)ID,(R1)MAR，1R,MMDR，MDRC,(R2)MAR，1R,MMDR，MDRD,(C)+(D)移位器，移位器MDR，,MDRBus，(R2)MAR，1W,
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