资源描述
2.5定点运算器的组成,2.5.1逻辑运算2.5.2多功能算术逻辑运算单元2.5.3内部总线2.5.4定点运算器的基本结构,2.5.1逻辑运算,计算机中除了进行加、减、乘、除等基本算术运算外，还可对两个或一个逻辑数进行逻辑运算。所谓逻辑数是指不带符号的二进制数。利用逻辑运算可以进行两个数的比较，或者从某个数中选取某几位等操作。计算机中的逻辑运算，主要是指逻辑非、逻辑加、逻辑乘、逻辑异四种基本运算。,2.5.1逻辑运算（续1）,逻辑非也称求反。对某数进行逻辑非运算，就是按位求反，常用变量上方加一横来表示。设一个数表示成：x0 x1x2xn对求逻辑非，则有：z0z1z2znzixi(i0,1,2,n),1.逻辑非运算,2.5.1逻辑运算（续2）,例24:x101001011，x211110000求x1，x2解：x110110100 x200001111,2.5.1逻辑运算（续4）,2逻辑加：对两个数的逻辑加,就是按位求它们的“或”例25:10100001，10011011，求+。解：10100001+1001101110111011即+10111011,2.5.1逻辑运算（续5）,对两数进行逻辑乘,就是按位求它们的“与”，所以逻辑乘又称“逻辑与”，常用记号“”来表示。设有两数和，它们表示为x0 x1x2xnyy0y1y2yn若z0z1z2zn则zixiyi(i0，1，2，n),3.逻辑乘运算,2.5.1逻辑运算（续6）,例26:10111001，11110011，求。解：101110011111001110110001即10110001,2.5.1逻辑运算（续7）,对两数进行异就是按位求它们的模2和，所以逻辑异又称“按位加”，常用记号“”表示。设有两数和：x0 x1x2xnyy0y1y2yn若和的逻辑异为：z0z1z2zn则zixiyi(i0，1，2，n),4.逻辑异运算,2.5.1逻辑运算（续8）,例27:10101011,11001100,求。解：101010111100110001100111即01100111,2.5.1逻辑运算（续9）,事实上,逻辑加还可以通过逻辑乘和逻辑非来实现：ii+i=i.i同样,逻辑乘也可以用逻辑加和逻辑非来实现：ii.ii+i,2.5.2多功能算术/逻辑运算单元(ALU),由一位全加器(FA)构成的行波进位加法器，它可以实现补码数的加法运算和减法运算。这种加法/减法器存在两个问题：,一是由于串行进位，它的运算时间很长。假如加法器由n位全加器构成，每一位的进位延迟时间为20ns，那么最坏情况下，进位信号从最低位传递到最高位而最后输出稳定，至少需要n*20ns，这在高速计算中显然是不利的。,二是就行波进位加法器本身来说，它只能完成加法和减法两种操作而不能完成逻辑操作。本节我们介绍的多功能算术/逻辑运算单元(ALU)不仅具有多种算术运算和逻辑运算的功能，而且具有先行进位逻辑，从而能实现高速运算。,2.5.2多功能算术/逻辑运算单元(ALU)续1）,一位全加器(FA)的逻辑表达式为：FiAiBiCiCi1AiBiBiCiCiAi,1.基本思想,将Ai和Bi先组合成由控制参数S0,S1,S2,S3控制的组合函数Xi和Yi,然后再将Xi,Yi和下一位进位数通过全加器进行全加。这样,不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。因此,一位算术/逻辑运算单元的逻辑表达式为：FiXiYiCniCni1XiYiYiCniCniXi,图2.10ALU的逻辑结构原理框图,2.5.2多功能算术/逻辑运算单元(ALU)续2,上式中进位下标用ni代替原来全加器中的i,i代表集成在一片电路上的ALU的二进制位数。对于4位一片的ALU,i0,1,2,3。n代表若干片ALU组成更大字长的运算器时每片电路的最低位计数,例如当4片组成16位字长的运算器时,n0,4,8,12。,控制参数S0,S1,S2,S3分别控制输入Ai和Bi,产生Y和X的函数。其中Yi是受S0,S1控制的Ai和Bi的组合函数,而Xi是受S2,S3控制的Ai和Bi组合函数,其函数关系如表2.4所示。,2.逻辑表达式,表2.4与控制参数和输入量的关系,定点运算器的组成,ALU的某一位逻辑表达式如下：XiS3AiBiS2AiBiYiAiS0BiS1BiFiXiYiCniCn+i+1YiXiCn+i,(1),4位之间采用先行进位公式,根据式（1）,每一位的进位公式可递推如下：第0位向第1位的进位公式为：Cn1Y0X0Cn其中Cn是向第0位（末位）的进位。第1位向第2位的进位公式为：Cn2Y1X1Cn1Y1Y0X1X0X1Cn第2位向第3位的进位公式为：Cn3Y2X2Cn2Y2Y1X1Y0X1X2X0X1X2Cn第3位的进位输出（即整个4位运算进位输出）公式为：Cn4Y3X3Cn3Y3Y2X3Y1X2X3Y0X1X2X3X0X1X2X3Cn,定点运算器的组成,设：GY3Y2X3Y1X2X3Y0X1X2X3PX0X1X2X3则：Cn4GPCn,G称为进位发生输出,P称为进位传送输出。在电路中多加这两个进位输出的目的,是为了便于实现多片（组）ALU之间的先行进位,为此还需一个配合电路,称之为先行进位发生器(CLA)。Cn+4是本片(组)的最后进位输出。逻辑表达式表明,这是一个先行进位逻辑。换句话说,第0位的进位输入Cn可以直接传送到最高位上去,因而可以实现高速运算。,设：GY3Y2X3Y1X2X3Y0X1X2X3PX0X1X2X3则：Cn4GPCn,定点运算器的组成,演示,除了S0S3四个控制端外,还有一个控制端,它是用来控制ALU是进行算术运算还是进行逻辑运算的。当0时,进行算术操作。对进位信号没有任何影响。此时F不仅与本位的被操作数Y和操作数X有关,而且与本位的进位输出,即C有关。当1时,进行逻辑操作。封锁了各位的进位输出,即C0,各位的运算结果F仅与Y和X有关。,3.算术逻辑运算的实现,2.5.2多功能算术/逻辑运算单元(ALU)续8,表2.5列出了74181ALU的运算功能表,它有两种工作方式。对正逻辑操作数来说,算术运算称高电平操作,逻辑运算称正逻辑操作(即高电平为“1”,低电平为“0”)。对于负逻辑操作数来说,正好相反。由于S0S3有16种状态组合,因此对正逻辑输入与输出而言,有16种算术运算功能和16种逻辑运算功能。同样,对于负逻辑输入与输出而言,也有16种算术运算功能和16种逻辑运算功能。,表2.574181ALU算术/逻辑运算功能表,注意：表2.5中算术运算操作是用补码表示法来表示的。其中“加”是指算术加,运算时要考虑进位,而符号“”是指“逻辑加”。其次,减法是用补码方法进行的,其中数的反码是内部产生的,而结果输出“A减B减1”,因此做减法时需在最末位产生一个强迫进位(加1),以便产生“A减B”的结果。另外,“AB”输出端可指示两个数相等,因此它与其他ALU的“AB”输出端按“与”逻辑连接后,可以检测两个数的相等条件。,2.5.2多功能算术/逻辑运算单元(ALU)续13,4.两级先行进位的ALU,74181ALU设置了P和G两个本组先行进位输出端。如果将四片74181的P,G输出端送入到74182先行进位部件（CLA）,又可实现第二级的先行进位,即组与组之间的先行进位。假设4片（组）74181的先行进位输出依次为P0,G0,G1，P1,P2,G2,P3,G3,74182CLA所提供的进位逻辑关系如下：,2.5.2多功能算术/逻辑运算单元(ALU)续14,CnG0P0CnCnG1P1CnG1G0P1P0P1CnCnG2P2CnG2G1P2G0P1P2P0P1P2Cn(2.38)Cn4G3P3CnG3G2P3G1P2P3G0P1P2P3P0P1P2P3CnG*P*Cn其中：成组进位传送输出：P*P0P1P2P3成组进位发生输出：G*G3G2P3G1P2P3G0P1P2P3,根据以上表达式,用TTL器件实现的成组先行进位部件74182的逻辑电路图如图2.12所示其中G*称为成组进位发生输出,P*称为成组进位传送输出。,CAI,演示,2.5.2多功能算术/逻辑运算单元(ALU)续15,如何用若干个74181ALU位片，与配套的74182CLA在一起，构成一个全字长的ALU。下图示出了用两个16位全先行进位部件级联组成的32位ALU逻辑方框图。在这个电路中使用了8个74181ALU和2个74182CLA器件。对一个16位来说，CLA部件构成了第二级的先行进位逻辑，即实现四个小组（位片）之间的先行进位，从而使全字长ALU的运算时间大大缩短。,图2.13用两个16位全先行进位部件级联组成的32位ALU（组内先行进位，组间串行进位）,由于计算机内部的主要工作过程是信息传送和加工的过程,因此在机器内部各部件之间的数据传送非常频繁。为了减少内部的传送线并便于控制,通常将一些寄存器之间数据传送的通路加以归并,组成总线结构，使不同来源的信息在此传输线上分时传送。(总线是计算机内各部件之间传送信息的公用的一组连线）,2.5.3内部总线,2.5.3内部总线(续1),根据总线所在位置，总线分为内部总线和外部总线两类。内部总线是指CPU内各部件的连线外部总线是指系统总线，即CPU与存储器、I/O系统之间的连线。本节只讨论内部总线。,2.5.3内部总线(续2),按总线的逻辑结构来说，总线可分为单向传送总线和双向传送总线。所谓单向总线，就是信息只能向一个方向传送所谓双向总线，就是信息可以分两个方向传送，既可以发送数据，也可以接收数据。,2.5.3内部总线(续3),图2.14(a)是带有缓冲驱动器的4位双向数据总线。其中所用的基本电路就是三态逻辑电路。当“发送”信号有效时,数据从左向右传送。当“接收”信号有效时,数据从右向左传送。这种类型的缓冲器通常根据它们的不同用途而分别称为总线扩展器、总线驱动器、总线接收器等等。,发送,接收,若E0,触发器Q保持原值，数据D被封锁，不接收。而三态门被打开，锁存器的数据经三态门发送到数据总线D上。若E1，触发器接收数据D，Q=D。而三态门被禁止,因而数据总线D上的数据只能被接收到锁存器。,E输入端控制D的输入,图2.14(b)所示的是带有锁存器的4位双向数据总线。它主要由一个DE触发器和一个三态缓冲器组成。DE触发器是在一个普通D触发器上另加一个E输入端（允许端）而构成的。此处E输入端用以控制D的输入。若E0,触发器的输入D被封锁，即使D为“1”,也不能输入。当接收数据时,E1，三态门被禁止,因而数据总线上的数据只能被接收到锁存器。当发送数据时,E0，触发器的输入D被封锁，而三态门被打开，因而锁存器的数据经三态门发送到数据总线上。,2.5.4定点运算器的基本结构,运算器包括ALU阵列乘除器寄存器多路开关三态缓冲器数据总线等逻辑部件。运算器的设计，主要是围绕ALU和寄存器同数据总线之间如何传送操作数和运算结果进行的。在决定方案时，需要考虑数据传送的方便性和操作速度，在微型机和单片机中还要考虑在硅片上制作总线的工艺。计算机的运算器大体有如下三种结构形式,2.5.4定点运算器的基本结构(续1),1.单总线结构的运算器,单总线结构的运算器如(a)所示。所有部件都接同一总线上,所以数据可以在任何两个寄存器之间,或者在任一个寄存器和ALU之间传送。如果具有阵列乘法器或除法器,那么它们所处的位置应与ALU相当。在同一时间内,只能有一个操作数放在单总线上。为了把两个操作数输入到ALU,需要分两次来做,而且还需要A,B两个缓冲寄存器。这种结构的主要缺点是操作速度较慢。,演示,注意到：虽然在这种结构中，输入数据和操作结果需要三次串行的选通操作,但它并不会对每种指令都增加很多执行时间。只有在对全都是CPU寄存器中的两个操作数进行操作时,单总线结构的运算器才会造成一定的时间损失。但是由于它只控制一条总线,故控制电路比较简单。,2.5.4定点运算器的基本结构(续2),双总线结构的运算器如(b)所示。在这种结构中，两个操作数同时加到ALU进行运算，只需一次操作控制，而且马上就可以得到运算结果两条总线各自把其数据送至ALU的输入端。特殊寄存器分为两组，分别与一条总线交换数据。通用寄存器中的数就可进入到任一组特殊寄存器中，使数据传送更为灵活。ALU的输出不能直接加到总线上去。因为，当形成操作结果的输出时，两条总线都被输入数占据，因而必须在ALU输出端设置缓冲寄存器。,2.双总线结构的运算器,在双总线结构的运算其中，操作的控制要分两步完成:1.在ALU的两个输入端输入操作数,形成结果并送入缓冲寄存器;2.把结果送入目的寄存器。假如在总线1,2和ALU输入端之间再各加一个输入缓冲寄存器,并把两个输入数先放至这两个缓冲寄存器,那么,ALU输出端就可以直接把操作结果送至总线1或总线2上去。,2.5.4定点运算器的基本结构(续3),ALU的输入端分别由两条总线供给，ALU的输出与第3三条总线相连。运算操作可以在一步控制内完成。由于ALU本身有时间延迟，所以打入输出结果的选通脉冲必须考虑到包括这个延迟。总线旁路器。如果一个操作数不需要修改，而直接从总线2传送到总线3，可以通过控制总线旁路器把数据传出；如果一个操作数传送时需要修改，那么就借助于ALU。三总线结构的运算器的特点是操作时间快。,3.三总线结构的运算器,2.6浮点运算方法和浮点运算器,2.6.1浮点加法、减法运算2.6.2浮点乘法、除法运算2.6.3浮点运算流水线2.6.4浮点运算器实例,2.6.1浮点加法、减法运算,设有两个浮点数和,它们分别为：2EM2EM其中E和E分别为数和的阶码,M和M为数和的尾数。两浮点数进行加法和减法的运算规则是：(M2EEM)2E，EE,2.6.1浮点加法、减法运算(续1),完成浮点加减运算的操作过程大体分为四步：1.0操作数的检查；2.比较阶码大小并完成对阶；3.尾数进行加或减运算；4.结果规格化并进行舍入处理。浮点加减运算的操作流程,浮点运算,（CAI演示),2.6.1浮点加法、减法运算(续2),0操作数检查浮点加减运算过程比定点运算过程复杂。如果判知两个操作数或中有一个数为0，即可得知运算结果而没有必要再进行后续的一系列操作以节省运算时间。0操作数检查步骤则用来完成这一功能。,2.6.1浮点加法、减法运算(续3),比较阶码大小并完成对阶两浮点数进行加减，首先要看两数的阶码是否相同，即小数点位置是否对齐。若二数阶码相同，表示小数点是对齐的，就可以进行尾数的加减运算。若二数阶码不同，表示小数点位置没有对齐，必须使二数阶码相同，这个过程叫作对阶。要对阶，首先应求出两数阶码E和E之差，即EEE,2.6.1浮点加法、减法运算(续4),E0，表示EE，两数阶码相等；E0，表示EE。当EE时，通过尾数的移动以改变E或E使之相等原则上，既可以通过M移位以改变E来达到EE，也可以通过M移位以改变E来实现EE。,但是,由于浮点表示的数多是规格化的,尾数左移会引起最高有效位的丢失,造成很大误差。尾数右移虽引起最低有效位的丢失,但造成误差较小。因此,对阶操作规定使尾数右移,尾数右移后阶码作相应增加,其数值保持不变。显然,一个增加后的阶码与另一个阶码相等,增加的阶码的一定是小阶。因此在对阶时,总是使小阶向大阶看齐,即小阶的尾数向右移位(相当于小数点左移）每右移一位,其阶码加1,直到两数的阶码相等为止,右移的位数等于阶差E。,2.6.1浮点加法、减法运算(续5),尾数求和运算对阶结束后，即可进行尾数的求和运算。不论加法运算还是减法运算，都按加法进行操作，其方法与定点加减法运算完全一样。,2.6.1浮点加法、减法运算(续6),结果规格化在浮点加减运算时，尾数求和的结果也可以得到01.或10.，即两符号位不等，这在定点加减法运算中称为溢出，是不允许的。但在浮点运算中，它表明尾数求和结果的绝对值大于1，向左破坏了规格化。此时将运算结果右移以实现规格化表示，称为向右规格化，简称右规。规则是：尾数右移1位，阶码加1。尾数不是1.M形式时，需向左规格化，简称左规。,2.6.1浮点加法、减法运算(续7),舍入处理在对阶或向右规格化时，尾数要向右移位，被右移的尾数的低位部分会被丢掉，从而造成一定误差，因此要进行舍入处理。简单的舍入方法有两种：一种是“0舍1入”法，即如果右移时被丢掉数位的最高位为0则舍去，1则将尾数的末位加“1”。另一种是“恒置1”法，即只要数位被移掉，就在尾数的末尾恒置1。,2.6.1浮点加法、减法运算(续8),IEEE754标准中，舍入处理提供了四种可选方法：就近舍入就是通常所说的“四舍五入”。例如，尾数超出规定的23位的多余位数字是10010(10000)，多余位的值超过规定的最低有效位值的一半(16)，故最低有效位应增1。若多余的5位是01111(k时,Ckk。理论上k级线性流水线处理几乎可以提高k倍速度。但实际上由于存储器冲突、数据相关,这个理想的加速比不一定能达到。,浮点运算流水线,例X=1.1000y=1.1100,演示,例29上述演示中,(1)假设每个过程段所需的时间为：求阶差170ns,对阶260ns,相加390ns,规格化480ns,缓冲寄存器L的延时为tl10ns,求:(1)4级流水线加法器的加速比为多少？(2)如果每个过程段的时间相同,即都为75ns,(包括缓冲寄存器时间),加速比是多少？,解:(1)加法器的流水线时钟周期至少为:90ns10ns100ns如果采用同样的逻辑电路,但不是流水线方式,则浮点加法所需的时间为:1234300ns因此,4级流水线加法器的加速比为:Ck300/1003(2)当每个过程段的时间都是75ns时,加速比为:Ck300/754,例30已知计算一维向量,的求和表达式如下：试用4段的浮点加法流水线来实现一维向量的求和运算,这4段流水线是阶码比较、对阶操作、尾数相加、规格化。只要求画出向量加法计算流水时空图。,浮点运算流水线,解:运算流水线对向量计算显示出很大的优越性,即流水线被填“满”时具有较高的加速比和吞吐率。我们用字母C,S,A,N分别表示流水线的阶码比较、对阶操作、尾数相加、规格化四个段,那么向量加法计算的流水时空图如图2.19所示。图中左面表示Xi,Yi两个元素输入流水线的时间,右面表示求和结果Zi输出流水线的时间。每隔一个时钟周期,流水线便吐出一个运算结果。,演示,2.6.4浮点运算器实例,1.CPU之外的浮点运算器以80X87浮点运算器为例,说明其特点和内部结构,(1)以异步方式与80386并行工作，8087相当于386的一个I/O部件，本身有它自己的指令，但不能单独使用，它只能作为386主CPU的协处理器才能运算。因为真正的读写主存的工作不是8087完成，而是由386执行的。如果386从主存读取的指令是8087浮点运算指令，则它们以输出的方式把该指令送到8087，8087接受后进行译码并执行浮点运算。8087进行运算期间，386可取下一条其他指令予以执行，因而实现了并行工作。如果在8087执行浮点运算指令过程中386又取来了一条8087指令，则8087以给出“忙”的标志信号加以拒绝，使386暂停向8087发送命令。只有待8087完成浮点运算而取消“忙”的标志信号以后，386才可以进行一次发送操作。,(2)可处理包括二进制浮点数、二进制整数、和压缩十进制数串三大类7种数据，其中浮点数的格式符合IEEE754标准。7种数据类型在寄存器中表示如下：字整数（16位整数）（二进制补码）字整数（32位整数）（二进制补码）字整数（64位整数）（二进制补码）短实数（32位整数）长实数(64位浮点数)临时实数(80位浮点数)十进数串(十进制18位),浮点运算器实例,上面的表格中S为一位符号位，0代表正，1代表负。三种浮点数阶码的基值均为2。阶码值用移码表示，尾数用原码表示。浮点数有32位、64位、80位三种。8087从存储器取数和向存储器写数时，均用80位的临时实数和其他6种数据类型执行自动转换。全部数据在8087中均以80位临时数据的形式表示。因此8087具有80位字长的内部结构，并有八个80位字长以“先进后出”方式管理的寄存器组，又称寄存器堆栈。,浮点运算器实例,图2.20示出8087的内部结构逻辑框图。由图看出，它不仅仅是一个浮点运算器，还包括了执行数据运算所需要的全部控制路线。就运算部分讲，有处理浮点数指数部分的部件和处理尾数部分的部件，还有加速移位操作的移位器路线，它们通过指数总线和小数总线与八个80位字长的寄存器堆栈相连接。这些寄存器按“先进后出”方式工作，此时栈顶被用作累加器；也可以按寄存器的编号直接访问任何一个寄存器。为了保证操作的正确执行，8087内部还设置了三个各为16位字长的寄存器，分别为：特征寄存器、控制寄存器和状态寄存器。,特征寄存器用每两位表示寄存器堆栈中每个寄存器的状态，即特征值为0011四种组合时表明相应的寄存器有正确数据、数据为0、数据非法、无数据四种情况。控制字寄存器用于控制80287的内部操作。状态字寄存器用于表示80287的结果处理情况，例如当“忙”标志为1时，表示正在执行一条浮点运算指令，为0则表示8087空闲。状态寄存器的低6位指出异常错误的6种类型，与控制寄存器低6位相对应。当对应的控制寄存器位为0(未屏蔽)而状态寄存器位为1时，因发生某种异常错误而产生中断请求。,本章习题：P691，2，3,4，5,6，7，8，9,
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