资源描述
DSM/VDSM与纳米尺度IC设计,SOC是DSM/VDSM与纳米尺度IC 精确的模型 统一的物理设计方法 纳米(90nm)尺度IC设计方法 超越传统金属/介质系统的互连线新概念,1,SOC 是DSM/VDSM与纳米尺度IC,SOC的特点 一定是采用深亚微米/超深亚微米(DSM/VDSM)工艺制造的。通常DSM指0.5m，而VDSM指0.18m，而纳米尺度指0.1m(100nm) SOC要求面积小、密度高；速度快、性能高；电压/功耗低、可靠性高。其中性能是核心 精确的模型 器件模型 逻辑元件模型 互连线模型 统一的物理设计方法 纳米(90nm)尺度IC设计方法,2,精确的模型,用于SPICE模拟的精确器件模型 DSM/VDSM下的问题 器件中原来的次要(二级)效应成为一级效应 短、窄沟效应、DIBL等 强场效应：热载流子；速度饱和等 衬底杂质非均匀分布、器件结构变化 源漏寄生电阻 亚0.1微米效应：栅耗尽；速度过冲；量子效应等 一维模型成为二、三维模型 实验发现，不同几何尺寸(W, L)器件的电学特性也不相同 射频(RF)模拟电路要求非常精确的模型 工业标准电路模拟器STAR-HSPICE所用的模型,3,BSIM 短沟绝缘栅场效应晶体管(Berkeley Short-channel IGFET)模型 基于准二维分析，考虑了DSM、VDSM尺寸器件的各种效应，是新发展起来的基于物理机理的模型 版本进化 BSIM3V3.2：6/16/1998 BSIM3V3.2.4：1/1/2002 BSIM3V3.3：7/29/2005 BSIM4.3.0：5/9/2003。适于亚0.1微米MOS器件。以及BSIMSOI3.1.1：2/28/2003 BSIM4.5.0: 7/29/2005 实例：TSMC 0.18m CMOS器件的BSIM3-SPICE模型 PMOS、NMOS各12个Level-49模型 W范围4个：10110.1、10.11.3、1.30.6，0.60.22m L范围3个：211.2、1.20.5、0.50.18m 工艺偏差各分三种：Typical，Fast，Slow 每个模型163个参数 共72个模型，总计11,736个参数,北京邮电大学自动化学院,4,BSIM模型的演化 CMC(Compact Model Coucil)组织 1995年3月由TI、IBM、Hitachi、Infineon、AMD、Motorola等公司发起，现有23个大公司成员 旨在促进电路模拟用器件紧缩模型的发展与标准化,5,器件模型新进展：0.1微米；射频；低压低功耗 BSIM4: UC Berkeley by Chenming Hu, Mansun Chan, Xuemei (Jane) Xi, Kanyu M. Cao, Hui Wan, Wendong Liu, Xiaodong Jin, Jeff Ou MOS9, 11: Philips Reserch Laboratories by D.B.M. Klaassen, R. van Langevelde, A.J. Scholten EKV: Swiss Federal Institute of Technology by Christian Enz, Francois Krummenacher, Eric Vittoz HiSIM: Hiroshima(广岛) University, STARC by M.Miura-Mattausch, H.Ueno,6,射频(RF)下的器件模型 RF-MOSFET的性能 fT：增益带宽 Ga：增益 NF：噪声系数,7,准静态(QS)模型到非准静态(NQS)模型 QS忽略了沟道电荷建立需要时间 NQS采用沟道电荷弛豫时间方法,8,9,QS与NQS模拟比较,10,射频下MOSFET等效电路,11,射频无源元件 片上电感：CMOS衬底射频损耗导致低Q值。两种 压焊线(bondwire)电感： 0.1-4nH；Q值50(2GHz)；容差+/-20% 平面螺旋电感(planar spiral)： 100nH； Q值10；自谐振问题严重；占用面积大 缺乏电感普适性模型：当前只有经验性模型，满足高准确度的要求 片上电容 构成方法 栅电容：单位面积电容值最大，必须工作于强反型区，线性范围有限 金属绝缘体金属(MIM)电容，它具有很好的线性范围 多晶硅氧化层多晶硅(POP)结构的平行板电容 集成变容管：二极管型调节范围典型值为10；反型模式可调节范围仍受限于源漏寄生电容；积累模式可调节范围可以达到30；栅控模式可调节范围可达53,12,用于逻辑模拟的精确元件模型 常规的延时模型: Td_total = Td_intrinsic + kCload 采用线性的负载电容关系 DSM/VDSM下的问题 逻辑元件延时与负载电容呈非线性关系 与输入信号变化斜率(ISM)有关：Ttotal=f(ISM, Cload) 解决办法 新的延时模型采用4x4矩阵表 + 线性内/外插方法 实例：全加器模型，共48个4x4矩阵、768个参数 输入a、b、c，输出本位和s、进位co 延时关系 对a与s间的延时关系有8种情况 a、b、c排列组合3种 每种4x4矩阵表 对s、c两个独立输出的延时 共48个4x4矩阵、768个参数,13,用于布线后仿真的精确互连线模型 DSM/VDSM下的问题 一维模型 二、三维模型 集总电容模型 RCL传输线的RC树型分布网模型 接触电阻和源漏电阻：注入、扩散区成为高阻区 金属线覆盖电容和边缘电容：平行板电容模型精度差 解决方法 采取逐线提取(net-by-net extraction)、全3D场方程解法 对于初始提取得到的复杂RC网络约简提高提取速度 用与直接制造、测试数据比较的方法进行校准，以保持5%的精度 在互连线延时占优势的情况下，不仅SOC设计、验证，而且功耗、时序、信号完整性与可靠性分析都需要互连线信息的精确、快速提取,14,统一的物理设计方法,DSM、VDSM工艺下互连线延时占优势的基本事实震撼了传统的设计方法 问题 传统设计过程划分为前端网表设计和后端物理设计 互连延时只有在后端物理设计的布局、布线完成后才能精确知道，则在前端网表设计时缺少主要的延时信息 当后端物理设计不能满足时序要求时很难预料前端设计的改进方向 前后端设计脱节产生的盲目性导致了设计迭代次数增加，甚至造成迭代过程不收敛(convergency, closure)的致命问题 布局、布线稳定性的概念 网表变化时，版图变化不剧烈 设计迭代可收敛 在设计初期就能对互连拓扑关系尽量精确地模型化，以布局规划(Floor-planning)为代表的物理综合成为SOC设计关键 将对互连有关键影响的物理特性融入到前端设计中，保持时序在整个设计流程中的精确性与一致性,15,物理综合方法 初始输入 高层次网表(RTL模块为空)、硬IP的时序和物理模型、高层次设计约束、I/O布局 黑盒子规划 初始布局：空RTL模块(其时序与面积由用户根据快速特性模型预估)、硬IP模块 电源总线规划：为更精确地预见整体设计 设计规划总体布线器快速粗布顶层布线网，并预估模块间互连延时。发现时序与布线拥挤问题时及时调整模块划分，重复迭代 寄生参数提取对顶层线网生成精确延时模型，传给设计预算器 预算器产生每个模块的物理可知的综合约束 输出：初始布图、初始顶层电源规划、各模块初始综合约束、初始顶层布线 RTL规划 写出RTL模块，由RTL预估器根据综合约束生成预估门级网表 基于这一更精确的RTL描述布局布线、调整迭代、产生延时模型 输出：各模块的“全定制”线负载模型、细化调整的整体布局和物理设计、调整后的各模块设计预算,16,门级规划 由各模块“全定制”线负载模型和调整后的各模块设计预算对每个RTL模块再综合(并行)生成最后网表 对每个RTL模块详细布局布线(并行)、产生RTL模块和整个芯片的时钟树 发现时序问题：调整单元、管脚；改权重、布图拓扑结构；对问题大的模块重新综合 发现布线拥挤问题：除上述方法外，顶层重新布线 输出：最后的整体布局、管脚分布和顶层布线；各模块门级网表和详细布局；时钟树综合结果、缓冲器分配 布线与物理设计 在门级规划基础上，完成各RTL模块最后布线。只需细微优化(调整门的大小、插入缓冲器等)，即可解决布线后发现的时序问题,17,纳米(90nm)尺度IC设计方法问题,设计实现纳米尺度IC，开始于互连、也结束于互连 互连占优势 Al-SiO2 ：0.25m Cu-low：0.13m 90nm时，互连延时会占总延时的75 互连延时性质变化 信号完整性(SI) 电源线网压降(IR drop) 90nm设计的时序分析若不包括SI、IR drop将是没有意义的,18,SI与IRdrop问题 交叉耦合(cross coupling) 寄生电容：从与地线耦合 (与线长成比例)扩展到与 邻线耦合(不再与线长成 比例) 邻近线间电容交叉耦合导 致延时不规律地变化 右图为0.18 m工艺下， 线距为1x和2x的变化例子。 1x时： 1mm线长：+/-30% 3mm线长： +80/-60% 电源线网的压降(IR drop) 电源/地(PG)线网的电阻产生IR drop，随特征尺寸减少而迅速增加 电源电压因IR压降从1.7V降到1.6V会引起50以上的延时变化 有研究表明， 0.18 m的设计仅因这一额外的IR drop问题导致20%设计在首次投片失败,19,持续收敛方法 传统的线性设计流程不再有效，需要新的设计策略 布局规划是不够的 物理综合是不够的 纳米设计方法持续收敛技术 每日虚拟出带(virtual tape-out every day)方法 初始全芯片设计表示：硅虚拟原型(Silicon Virtual Prototype, SVP) SVP并发地处理设计和可制造性的所有问题 每天通过虚拟出带看到朝着最终目标可预测、可测量的系统进展,20,硅虚拟原型(SVP)：是持续收敛方法的关键 它必须是一个足够接近于出带质量的全芯片实现 其迭代速度足够快，以便尝试不同方式的实现 是一个集成了所有EDA工具的通用设计平台,21,对层次化与高容量flat能力支持的需求 层次化：面对1billion器件的SOC设计必须层次化 高容量flaten能力：模块规模10M器件，希望不采用嵌套(开销、优化限制)方法 纳米布线需要：在初始、最终阶段都重要 考虑物理的布线(Physical-aware Routing) 考虑制造的布线(Manufacturing-aware Routing) 复杂设计规则：铜制程、多通孔、变宽度/间距布线、天线效应。 光学邻近效应修正(Optical Proximity Correction, OPC)与相移掩模(Phase Shift Mask, PSM) 大量布线能力与性能：10M门/日；并发寻址寄生参数提取、静态时序分析(STA)和信号完整性分析(SI),22,纳米IC设计物理分析需要 所见非所得(What you see is not what you get)：需要纳米级的精确分析工具 寄生参数提取：单元模型应当是instance-specific 延时计算：考虑动态延时 信号电迁移：Cu制程也有电迁移，包括AC(300MHz)、DC引起的电迁移 电源网格分析：PG网占总连线约三分之二，要考虑IR和EM 电感：与SI密切相关,23,小结：纳米尺度IC设计技术问题，多数与互连线相关 设计尺寸与复杂性：是层次化设计，则与互连线相关 需解决：设计能力；提早的精确分析；层次化管理 基于SI和IR的定时：与互连线相关 精确定时需要：实际的连线；先进的互连线模型；复杂的物理分析 IR drop(电源/地网设计) ：与互连线相关 需解决：性能与抗噪；PG网抗电迁移的稳健性；降低功耗、漏电等问题 串扰与电感：与互连线相关 需解决：串扰引入的噪声 (SI)；电感引入的效应(互连线串扰、PG网振铃) 电迁移(EM)：与互连线相关 需解决：电子风引起的金属空洞与堆积；互连线自热效应 数字-模拟集成： 50%的SOC含A/MS。与互连线有些相关(somewhat) 功耗：与互连线有些相关(somewhat) 系统信号传输：考虑封装。与互连线相关 制造规则：铜互连、CMP、EUV光刻、天线效应等导致复杂设计规则。与互连线相关 成品率优化：设计中值技术取代工艺角方法。与互连线相关,24,超越传统金属/介质系统的互连线新概念,新概念 设计选择：通过设计修改全局互连。方法、工具、异步(取消全局互连) 封装中间互连：将部分性能要求高的互连移到封装“sea of leads”。成本、可靠性问题 3D互连：认为是获得高密度封装与互连最有效方法，多层叠放、3D集成repeater达到减少全局互连延时。散热问题 RF/微波互连：片上局域网(LAN on a Chip)。成本、面积、功耗、新系统架构问题 光互联：认为是解决全局互连的主要选择。光信号、设计工具问题 其他方法：纳米管、自旋耦合、分子互连等,25,说明 全局互连线 用插入重复器(repeater)减少延时 确定全局互连线长、宽 确定插入重复器(反相驱动器)的数目 确定驱动器的晶体管尺寸 存在反相器链晶体管尺寸的优化问题,26,3D-IC互连：文献报道的三种方法,(a) Saraswat,(b) Neudeck,(c) Antoniadis,27,RF/微波互连 共平面波导：CPW (coplanar waveguide) 微带传输线：MTL (microstrip transmission line) 芯片间通信是通过在MCM内的微型无线局域网(M-WLAN),28,用于互连的硅微光学(Silicon Micro-photonics) 硅微光学可能是解决进入纳米尺度SOC互连的主要途径 光学元件 光产生：例如，硅铒激光二极管(Si-Erbium LED) 光传播：例如， Si/SiO2光纤 光探测：例如，Si/Ge探测器,29,优点 将互连线LRC引起的延时最小化 提供精确的时钟分布与系统同步 大大减少因互连线引起的功耗 大大改善因互连线引起的串扰、电压隔离、阻抗匹配、管脚电感等问题,30,SOC设计、验证与IP复用,31,软硬件协同设计方法,软硬件协同设计(HW/SW Co-design)的主要内容 系统的划分(Partitioning)理论与技术 硬件系统和软件系统的评估函数；划分算法 两个层次：软件与硬件的功能划分；各自内部功能的划分 软硬件协同分析、验证(理论和技术)和测试方法 软硬件的生成与优化(综合的理论与技术) 主要设计步骤 系统建模 数据流图(DFG)：适于DSP系统 有限状态机(FSM)：适于控制为主系统 通信顺序处理(CSP) 程序状态机(PSM)：适于控制/数据为主系统，软件应用 VHDL/Verilog：硬件与某些软件应用,32,系统方案评估 性能 硬件：速度或数据率、芯片尺寸、可测试性、功耗等 软件：执行时间、程序/数据/存储器的尺寸、流水作业性等 成本：经费成本、设计人力成本等 迅速产生对系统的一系列软硬件划分方案以供选择 优化的划分方案 准备工作：定义目标粒度；选择设计标准；选择评估模型；定义衡量划分质量的单一成本值 寻找大量可能划分的一个优化的子集 协同综合 软件综合：用传统的编译器把复杂描述转换为传统软件程序 硬件综合： 高层综合：算法级综合、行为级综合、系统级综合 RTL综合：包括顺序综合、逻辑综合、工艺映射 协同模拟：RTL(硬)+指令集(软),33,SystemC与OSCI 1999年9月27日成立开放SystemC促进会(OSCI，Open SystemC Initiative)，主要的发起单位有Synopsys、CoWare、Frontier、VSIA等50多个EDA、系统和IC公司 SystemC 是近年来发展的一种基于C/C+风格的、有利于系统级IP建模与交换的系统描述语言 旨在建立推动SOC设计产业的、具有互操作性的工具平台 它并不用特殊的语言结构扩展C/C+，而是采用建立C+类型库的方法，仍然使用ANSI-C+编译器。包括一个C+类型库和一个小巧的模拟器内核 OSC Kit和授权 目的：互操作性 源码修改： 成员共享 商用授权通过代理,统一的SystemC语言,34,SystemC架构 Core仅提供一小组constructs，建立与硬件结构化描述、并发、通信、同步等有关的描述模型,35,SystemC克服C/C+不具并发性、无时间概念、缺少硬件类型的通信、重启动和多数据种类 模块：SC_MODULE，是结构化、层次性实体，内部可含其他module或进程(process)。模块的constructor是SC_CTOR 进程：PROCESS，非层次性，由敏感信号引发，有三种 方法：SC_METHOD，无自己的执行线程 线程：SC_THREAD，有自己的执行线程 时钟线程：SC_CTHREAD，必须同时指定时钟，敏感信号即时钟 端口：PORT，单、双向 信号：SIGNAL 分辨(resolved)信号：sc_signal_rv，具有多个驱动源，须接分辨端口 非分辨(unresolved)信号 时钟：SC_CLOCK，按时序正确模拟硬件的并发事件 多种数据类型：sc_bit; sc_logic; sc_int; sc_uint; sc_bigint; sc_biguint; sc_bv; sc_lv; sc_fixed; sc_ufixed; sc_fix; sc_ufix; 等 基于周期(cycle-based)的模拟内核：可以实现快速模拟 支持多种抽象级别：系统级、算法级、RTL等 通信协议：提供多种通信语义义以在不同抽象级别描述SoC和系统I/O协议,36,描述D触发器的例子 最新版本：SystemC 2.0.1，2001年，作者 Synopsys, Inc.：Stan Y. Liao, etc. CoWare, Inc.：Harish Sarin, etc.,VHDL Library ieee; Use ieee.std_logic_1164.all; Entity dff is Port(clock: in std_logic; Din: in std_logic; Dout: out std_logic); End dff; Architecture rtl of dff is Begin Process Begin Wait until clockevent and clock=1; Dout=din; End process; End rtl,Verilog Module dff(din, clock, dout); Input din; Input clock; Output dout; Reg dout; Always (posedge clock) Dout=din; End module,SystemC / dff.h #include “systemc.h” SC_MODULE(dff) Sc_in din; Sc_in clock; Sc_iout dout; Void doit() Dout=din; SC_CTOR(dff) SC_METHOD(doit); Sensitive_pos clock; ;,37,SOC的设计任务与流程 要求系统级厂商与半导体厂商更加密切的结合,38,需要统一的语言：统一的C/C+语言风格，使工业界能够实现 系统级IP的模型建立与交换 可互操作的工具构架的建立,39,采用统一的SystemC设计方法,40,系统级HW/SW协同设计、功能块产生、系统集成,41,SOC的高复杂性使验证成为设计的主要任务 传统模拟验证方法的问题 需要合理而充分地选取输入激励图案 不完备(incompleteness) ，不能完全保证正确性 模拟时间太长，占据50%以上工作量 模拟结果需要手工比较 解决方法：快速与完备性验证 静态验证(STV or STA, Static Timing Verification or Analysis; FV, Formal Verification) 快速模拟(CBC, Cycle Based Simulation; NCC, Native Compiled Code Simulator) 硬件仿真(Hardware Prototype)、并行与分布式处理,SOC验证问题,42,静态时序分析(STA) 方法：将整个设计分成路径集合，计算每个路径的延时，检验是否违反时序要求 优点：覆盖所有路径，不需要输入激励图案，速度比传统的动态时序模拟方法快若干数量级倍，因而具有几百万门规模的分析能力，它还可以给出充分的时序违反报告 缺点：仍然是不完备的验证，需要采用形式验证方法进行功能等价性检验 形式验证(Formal Verification)方法 优点 从数学上完备地验证电路实现对设计规范的符合性或正确性 用数学方法直接比较验证，不需要输入激励图案 可以进行从系统级到门级验证，速度快,43,形式验证种类 等价性验证：两个方案的等价性。用于低层次验证，已有商品化工具 性质验证：验证方案是否满足用户给定的某些规则或性质，用于高层次验证，尚不成熟 模型判别(Model Checking)：把要验证的时序电路抽象为有限状态机(FSM)模型，用计算树逻辑(CTL)时态语言描述规则或性质，采用状态机分析或态空间搜索验证符合性 语言包含(Language Containment)：验证两个自动机方法间的语言包含关系 符号轨迹求值(Symbolic Trajectory Evaluation)：用符号变量代替传统模拟方法中的确定布尔值，一个周期就可得到所有可能的输出结果。只适于组合电路,44,采用符号模型验证(SMV)方法，通过电路态空间穷尽搜索确认系统规范 用二叉决策图(BDD)建立FSM模型表示电路：BDD是一个有向无环图，电路可以用有序节点+逻辑值边的集合有序BDD表示 用CTL时态语言描述规则或性质：包括A(All)、E(Exist) 两种路径量词， G(Global)、X(Next)、F(Final)、U(Until) 四种时态操作符，组合得到八种CTL时态操作符：Ex f，E f U g，EG f，AX f，EF f，AF f，AG f，A f U g 符号模型判别(Temporal Logic Model Check)：计算FSM模型的合法状态空间S；计算满足待验证的CTL性质的状态集合T；然后比较是否有T S。若态s S但s T，则说明电路有些态不满足待验证性质,45,智权(IP)模块与设计复用,SOC设计是基于IP的嵌入式设计,uP DSP Memory I/O Specialty Control Analog RF,46,IP模块的属性 芯片系统组成 MCU核；DSP核；Memory核；总线与接口模块 模拟电路、RF处理器；数字模拟混合信号电路 嵌入式软、硬件 IP模块 由相应模块的专家完成，通过授权的技术转移被用到芯片系统中 IP模块必须具有可复用特征 有软件、固件、硬件三种形式 硬核(Hardcore)：经投片验证的版图。代价最高，可重复使用性最低。IP商提供的在特定工艺下的版图级模块，系统商不能进行任何改动。相当于库单元。则IP商的知识产权可完全得到保护 软核(Softcore)：可综合RTL模型。可重复使用的灵活性最高 固核(Firmcore)：带有布局规划信息的逻辑门级网表。 IP商提供的与工艺无关的RTL代码或门级网表。系统商可根据需要改动，灵活性大。但IP商的知识产权不易得到保护,47,48,IP设计方法及在SOC设计中的应用 SOC设计是基于IP的嵌入式设计：关键技术是设计再利用 设计的可重复使用性、可重复综合性、可重复集成性 在各个层次上使用IP模块 IP设计方法及在SOC设计中的应用 IP模块的设计：包括IP模块的确定和定义、Soft/ Firm/Hard Core的标准化模块设计和生成、 IP模块的参数化和可复用性研究 IP模块的利用：包括IP模块间的通信和接口综合技术，SOC中IP模块的验证、测试和容错技术 SOC设计的“IP化”(即基于IP的SOC设计技术)：包括面向可复用IP模块的系统芯片集成、可靠性设计以及性能优化技术 关键IP模块研究与开发 主要应用市场为3C领域，合占整个市场需求的90% 针对多媒体、数字移动电话、Internet硬件、 VCD/DVD、 CD/DVD-ROM硬驱、数码相机、数字摄象机等应用 Star-IP：MPU和MCU；DSP；MPU(MCU)和 DSP的结合称异构双核 外围-IP：总线、外设接口、时钟、I/O。 模拟/混合信号IP：A/D、D/A、PLL、RF前端。,49,虚拟插座接口联盟(VSIA) 标准化的重要性：1996年9月成立国际虚拟插座接口联盟(VSIA)组织。三个目标是 通过描述、推荐一组硬件和软件接口、格式与设计经验加速虚拟元件(VC)的设计复用 采用分割取胜方法学，把设计复用问题分解到元件级，按市场驱动和实用方式各个击破 为公司从各自习惯的设计方法转移到能够使用第三家VC标准化设计方法提供基础，并进一步形成公司间基于因特网的VC交换的产业化 工作步骤 VSI架构文本(Architecture Document)：已发布版本V1.0 建立VC术语 定义VC设计商需提供的VC内容(deliverables)和数据格式 VC内容(deliverables)：V2.4.1 设开发工作组(DWG)，细化deliverables 选择典型的、可公开的VC，定义推荐的提供内容，如测试、逻辑设计、物理设计、通信协议、总线接口等 进一步扩展到包括模拟/混合信号设计、参数化VC、可综合行为模型的提供等，逐步完善 DWG根据需要设立和变化，最初6个，后来8个，现在9个,50,九个DWG的任务(随形势发展而增设与取消) 系统级设计：V2.1。定义与SOC系统级设计相关的VC共性术语，使VC用户可以评估与选择，包括带宽、功能、编码尺寸和性能等 混合信号设计：短期目标是开发把已存在的硬混合信号模块集成到大数字系统的集成、测试标准与指南 实现/验证：V1。定义基于VC的系统的实现与验证所需要的数据表示标准。内容广泛，既涵盖与工艺无关的系统级设计及特定工艺实现、又涵盖给定工艺的逻辑与物理设计 硬件发展的软件 实现 IP保护：V1.0。定义保护基于IP提供者商业需要的各种形式VC价值的知识产权的机构 制造相关的测试：定义对测试架构可选插座系列类型，各种VC接口需与之兼容 片上总线：V2。评估已有总线标准，产生一个VC间通信可选用的总线目录，必须具有可扩展性和可测试性 基于平台的设计 VC的质量 VC的移植：V2.2。定义格式、属性等 功能的验证,51,思考题 DSM/VDSM与纳米尺度IC设计 在深亚微米/超深亚微米及纳米尺度下，影响器件、逻辑元件、互连线模型精确度的因素有哪些？ 什么是设计收敛性问题？是如何发生的？应当如何解决？ 为什么在纳米尺度下，互连线会引起信号完整性和电源/地线的IRDrop问题？它们对性能有哪些影响？ SOC设计、验证与IP复用 什么是SOC的软硬件协同设计？主要包含哪些内容？ 传统的验证方法存在哪些问题？现在提出哪些解决方法？ 什么是基于IP的SOC设计方法？对IP有哪些要求？,本讲结束,52,
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