《时序逻辑电路》ppt.ppt

时序逻辑电路,9.1触发器：R-S触发器D触发器9.2寄存器：,9.1触发器,9.1.1R-S触发器,RDRESET直接复位端,SDSET直接置位端,1.基本的R-S触发器组成：用2个与非门(或或非门)构成,R-S触发器真值表,0,1,1,1,0,0,RD=0同时SD=1时,Q=0。故RD称为复位端,或称为清0端,R-S触发器真值表,0,1,1,1,0,0,SD=0同时RD=1时,Q=1。故SD称为置位端,或称为置1端,R-S触发器真值表,指R、S从01或10变成11时,输出端状态不变,1,1,1,1,0,0,R-S触发器真值表,指RD、SD同时从00变成11时,输出端状态不定,0,0,1,1,1,1,R-S触发器真值表,指RD、SD同时从00变成11时,输出端状态不定,0,0,0,0,R-S触发器特点:,(2)可触发使之翻转(使RD、SD之一为0时可翻转).,(3)具有记忆功能(RD、SD都为1时，保持原来状态).,R-S触发器应用举例:单脉冲发生器,R-S触发器应用举例:单脉冲发生器,R-S触发器应用举例:单脉冲发生器,正脉冲,负脉冲,2.时钟控制电平触发的R-S触发器,触发器功能表,R、S控制端,CPRSQn+1说明100Qn保持1011置11100清0111不定避免0Qn保持,时钟控制电平触发的R-S触发器(续),时钟控制只有CP=1时,输出端状态才能改变,电平触发在CP=1时,控制端R、S的电平(1或0)发生变化时,输出端状态才改变,用途:D触发器和J-K触发器的内部电路,9.1.2D触发器,1.时钟控制电平触发的D触发器,D,其他两种情况不会出现,时钟控制电平触发的D触发器,CP=1时,Qn+1=DCP=0时,保持原状,D触发器具有数据记忆功能,时钟控制电平触发的D触发器,符号,2.维持阻塞型D触发器,符号,维持阻塞型D触发器的引脚功能,符号,D数据输入端,CP时钟脉冲,维持阻塞型D触发器的引脚功能(续),功能表,触发方式:边沿触发(时钟上升沿触发),功能表说明：在CP上升沿时，Q等于D；在CP高电平、低电平和下降沿时，Q保持不变,时钟下降沿触发的维持阻塞型D触发器,功能表,功能表说明：在CP下降沿时，Q等于D；在CP高电平、低电平和上升沿时，Q保持不变,3.集成D触发器介绍,(1)集成双D触发器74LS74,D触发器应用举例:用D触发器将一个时钟进行2分频.,CP,RD、SD不用时,甩空或通过4.7k的电阻吊高电平,频率FQ=FCP/2,用2个2分频器级联组成一个4分频器,1Q,2Q,F2Q=F1Q/2=FCP/4,(2)集成4D触发器74LS175,特点:一个集成电路中有4个D触发器,时钟CP公共,清0端RD公共,集成4D触发器74LS175的应用举例抢答电路,(3)集成8D触发器,内部有8个D触发器Q输出R公共CP公共,课堂练习,题目:时钟CP及输入信号D的波形如图所示,试画出各触发器输出端Q的波形,设各输出端Q的初始状态=0.,课堂练习(续),课堂练习(续),9.2寄存器,9.2.1数码寄存器(并行寄存器),一个D触发器组成1位的数码寄存器,CP上升沿,Q=DCP高电平、低电平、下降沿，Q不变,由D触发器组成，用于存放数码,由4D集成电路74LS175组成4位二进制数寄存器,数码寄存器(续),4位二进制数,数码寄存器(续),由8D集成电路74LS273组成8位二进制数寄存器,8位二进制数D7D0,数码寄存器用于计算机并行输入/输出接口,D7D0,计算机CPU控制信号,计算机CPU数据总线,输出接口,9.2.2串行移位寄存器,1.用D触发器组成的移位寄存器,Di,Q4,13.6寄存器,13.6.2串行移位寄存器,1.用D触发器组成的移位寄存器,经4个CP脉冲,Di出现在Q4上,Q1Q2Q3Q4,由D触发器组成的串行移位寄存器功能表,循环移位寄存器,经4个CP脉冲循环一周,既具有串行输入又具有并行输入的移位寄存器,1010,0,1,1,1,0,1,R=1S=0Q1=1,R=1S=0Q3=1,R=1S=1Q2不变,R=1S=1Q4不变,1,9.2.3集成电路双向移位寄存器(74LS194),右移串入数据,时钟,左移串入数据,双向移位寄存器74LS194的功能,用双向移位寄存器74LS194组成节日彩灯控制电路,MB=0,MA=1右移控制,Q=0时LED亮,清0按键,本课小结,1.触发器类型,(1)基本R-S触发器,(2)时钟控制电平触发R-S触发器,(3)CP电平触发D触发器,(4)CP上升沿触发维持阻塞型D触发器,触发器类型(续),2.重点掌握的内容,(1)基本的R-S触发器电路图及真值表,(2)维阻型D触发器符号,外部功能,(3)会分析用D触发器构成的移位寄存器的输出端的变化状态,