数字集成电路-试卷B

杭州电子科技大学考试卷（B）卷考试课程集成电路原理考试日期成 绩课程号教师号任课教师姓名考生姓名学号（8位）年级专业注：KPn=50uA/V2 ， KPp=17uA/V2 ，Vthn=0.83V, Vthp=-0.91V,=0.06 第一部分：选择题（每空2分，共10分）1、 TSMC的中文名称是：（ B）（A）台联电；（B）台积电；（C）中芯国际；（D）华宏半导体。2、 Wafer的中文名称是：（C ）（A）单晶硅；（B）芯片；（C）晶片；（D）裸芯片。3、 半导体工艺中，N型半导体掺杂方式为：（B）（A）掺入的杂质为硼或其他三价元素；（B）掺入的杂质为磷等五价元素；（C）既掺入的杂质为硼或其他三价元素，也掺入的杂质为磷等五价元素；（D）掺入的杂质为金属元素。4、 下面哪种数据存贮器在掉电的情况下，仍能保存数据。CA、egister5、 触发器和锁存器的区别是：（C）（A）触发器比锁存器快；（B）触发器比锁存器面积小；（C）触发器是边沿有效，而锁存器是电平有效；（D）两者没有区别。第二部分：填空（每空2分，共10分）1、N-沟道MOSFET，器件的W=10um, L=2um, VTHN=0.83V 则：a) 当VGS=0.7V , VDS=1.1V, VSB=0V 时NMOS管工作在 截止 区。b) 当VGS=1.2V , VDS=1.1V, VSB=0V 时NMOS管工作在 区。c) 当VGS=2.5V , VDS=1.1V, VSB=0V 时NMOS管工作在 区。2、集成电路的生产流程中，其中氧化工艺是生成 。3、a)如图3(a)所示的晶体管电路的逻辑表达式是 。b)如图3(b)所示的晶体管电路的逻辑表达式是 。 图3（a） 图3（b）第三部分： 名词解释（每题2. 5分，共10分）1、版图设计规则2、摩尔定律3、标准单元4、时钟抖动（clock Jitter）时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。四、简答题（每小题6分，共30分）1、集成电路制造工艺主要有哪些步骤？2、CMOS数字集成电路动态功耗分别与什么因素有关，有哪些降低动态功耗的办法？ 3、用传输门设计一个四选一的多路选择器，控制信号：S0、S1，数据输入：A、B、C、D，数据输出： Dout 。5、设计实现四位串行加法器，并分析该加法器的关键路径延时。6、PROM、SRAM、EEPROM这三种存贮器的区别？五、解答题（每小题10分，共40分）1、有DFF，如下图。试给出QM和Q点的波形。2、画出表达式(a) x=（a+b）(c+d) , (b) x= a+b 的 CMOS原理图： 3、如图所示是一个三态门电路，D是数据输入，E是控制信号，Q是输出信号，简述该三态门的工作过程。 4、如下图，两触发器想同，其Tsetup为1ns，Thold为1ns，Tclk-q为2ns，污染延时Tclkcd为0.5ns；两个触发器之间为逻辑电路，由三部分组成：logic1、logic2和logic3，logic1的最长延时为2ns，污染延时为1ns；logic2的最长延时为1ns，污染延时为0.5ns；logic3的最长延时为2ns，污染延时为0.5ns。请问该电路的工作频率为多少？是否存在时序违规问题，为什么？