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目录说 明 2一.验证 RTL 与 GATE 网表 2（一）图形用户界面进行形式验证 21. 设置 reference design 31.1 读取源文件 31.2 设置搜索目录 41.3 设置搜索目录 41.4 加载源文件 51.5 设置 fifo 为 reference 的顶层 62. 设置 Implementation Design 72.1 加载 Technology library 73. 设置环境 （Setup） 84. Match 85. Verify 96. Debug 97.清理工作 13（二）命令行方式进行形式验证 13命令行方式运行 13二. 验证 GATE 网表和插入扫描链的 GATE 网表 141. set referenc design 142. set implementation design 153. setup 16设置 SCAN 链的功能无效 164. match 175. verify 18三. 验证带有扫描链和 JTAG 链的 GATE 网表和插入扫描链的 GATE 网表 19检查 fifo_with_scan_jtag.v和 fifo_with_scan.v 一致性 19禁止 scan 和 jtag 功能 20运行 match 21Verify 21FiFo的Tutorial目录下包含以下几个子目录：Rtl: fifo 的 RTL源代码； 包含 fifo.v, gray_counter.v, push_ctrl.v, gray2bin.v, pop_ctrl.v, rs_flop.v。Lib :门级网表需要的技术库；包含 lsi_10k.db。Gate:综合的门级网表；包含 fifo.vg和fifo_mod.vg。Gate_with_scan :插入扫描链的门级网表；包含fifo_with_scan.v。Gate_with_scan_jtag :带有扫描链和 JTAG链的门级网表； 包含 fifo_with_scan_jtag.v 。.验证RTL与GATE网表RTL 源代码：fifo.v门级网表：fifo.vg检查文件fifo.v和门级网表fifo.vg的功能一致性设置 RTL 源代码 fifo.v 为 reference design 设置门级网表 fifo.vg 为 Implementation design(一)图形用户界面进行形式验证在UNXI提示符下进入 tutorial目录：输入fm (或formality )。1. 设置 reference design点击formalit y图形界面的referenee按钮，进入 Read Design File，点击Verilog按钮，出现添加Verilog文件的对话框。如下图：1.1读取源文件在对话框中选择：Rtl目录下的fifo.v文件，点击 Open按钮，打开fifo.v源代码。如图:1.2设置搜索目录(上述源文件还未执行Load files命令)点击 option 按钮，出现 set verilog read option 对话框,选择 Variable,在 DesingWare root directory(hdlin_dwroot)出输入：echo $SYNOPSYS 或 Design Compiler 的安装目录(本工作站 的目录为 /opt/tools/synopsys)，如下图：i Ausi 口-FImnswr疔 ikdwtai圭11曽Prbd. jJlFlUIFF: WM-1C tvfMt m f M|gC1.3设置搜索目录在 Set verilog read option 对话框中的 VCS Style Option 中选择 Library Directory(-y),在 Enter Diectory Name处浏览选择rtl目录，然后点击add按钮添加查找目录rtl。foFfrla- itC.l!.亡1-H_A # ijfKif agni. Br.电4軒 lap雷=| f 遇 |r7匸丨；(lrt -1= J 腎|r-I nrHiXHtjr* 円E!匚2i 吓岂-IIL5pPtohEEruJI IT厂 HDL rII*rc-rmrthr (aiEpjc选择 Library Extension(-libext)，在 Enter File Extension处填上后缀名.v,然后点击 add 按CdTQlg1 -弓的匚_tri *iT- JR：*T-fcl：WHDRfi-rlV# E-i虫 r* Q,Fr-i fTi 出H|i. nn+nFfi-AlriI EE Ortpjn- T*air-Hiirii钮添加，点击OK按钮。1.4加载源文件然后点击LOAD FILES按钮，加载源文件 fifo.v，如下图:JitoTFtarru-aftcfi121注TCirpin山 wdZ I 3 咔 |円 订金i 即口.I m * g蓟 FI | - iVs - C-6 I li加 | : 6*f I Ilb.taai-U& DaPaJkO IF EvFHltl4厂 MBLiEc刃用口-1.5设置fifo为referenee的顶层再点击Set Top Design按钮，出现下图。在 choose a library 中选择 WORK ,在choose a design中选择fifo （顶层设计的模块名） 在 Set and link the top design 中点击 Set Top，出现下图 同时在Referenee按钮上出现绿色的对号符：曰 hI AS 妙472 -JTH:(I in 1TH 峙j - L - - Ml- 壮比0盂豊 斜盖秽uMr-SaMdQQMdxa 333 jJ3 liu 皿去加“4|4曲也匕*7BVTIT-I E WrH_i-j i i-J.-.I CTJ nx H V J EjHT kmi-F aiw kJ njp .kn .AC J - j Wi3ILH f *?c1?. 3(rX AUf-4 CtiXE , !-HJr fi. ri i-i-il-fc-i ；Wat-却WEB Elf |2. 设置 Implementation Design点击 Implement 按钮，在 Read Design Files 中点击 Verilog，出现 Add verilog files 对话 框，选择gate目录下的verlog网表文件fifo.vg ,点击Load Files加载网表文件fifo.vg ,I . Ll*FvflfviEiaL -Jr 丄:*：|wnHR习Fhut 厂 UnixIHln XiiliT jr+|r-i .JS!2.1 加载 Tech no logy library选择Read DB Libraries按钮，点击 DB 按钮，出现 Add DB Files对话框 选择lib目录 下的lsi_10k.db库文件，（确保Read as share library被选中）点击LOAD Files，加载库文件。I-*-.i Erir - ”E沪I /巨色二D *为生兰：I上 聖更冒 殆a 37 .Uiah-nW-b| gJIBI IUdU.-F3 iiFirvla *. |jp - nNF r+l Ivr pD yiij i| LN选择 Set Top Design,在 Choose a library 中选择 WORK (Design Library),在 Choose a design中选择顶层模块名fifo，点击Set Top按钮。此时在Implementation出现绿色的对号符。I-F WiM- a |f Al l!i.rirfaFirmiiliy CR CQftCfrl* fidNMkiMi IhUijrI Rwd bl9 #i| . U*j i -R Ll d V b I1 KM|円卩ILI 屮Tl. i IP# W-JflEH_ri_*_njLAT_IG_l*_OnFr _DMT|_nE QU Ji* 二盎斗右* 斗oiMiK iM 口1Md_ai jr CPlIM 钾口EA I 沪“齐-七匕Nf_晌Ti 事i亠tw ELNr -JID-H- y Qi- i-ii m 心 j * -t- CD Ni Li -h. tfF审HE .0帛mi |；J!聊丁1丁上*卄呂iJihMFMti_cfril_CerTI1 l4l_EWa,_fcfl#74_rihinrt_U_|miD *_!*JTEi nrtaFiiEmtaau-,g bh wqi工 1 卡tuu 1 L呻让#“w U |“mifa护 113 丄 L&d hR rLa Mdp 4l-fLiJLLfid*OCTi. a rL-i d L“ns F-U-* Mlx-ji I皿一 Li ad Luo na-r d klRii IIRl W WP Ll tfl5 X3 3 i * -W -.-U-.rUrJl1L *i ：J 1 ?E_BI.J.U雇屁tXJ1血C.l-a的 丄1_1；砰 L3m 3 IK时2 4smf4lihH hdT_!ll rAiE-，.-3 jJilE” t4.LLrr*-l-JF Ub-C FqV h UJEitAaT_=a d；L,9X 3 IKtr -? r-s t-s - B1- -ii- 1 ! b - h rI.S F _ I BPJ_Z-t-U J-lrMn0 tih|：M,“匚01,1 e !1 J nhanifl WrhmdaMB 1”亠1-母 L tri_10a： j-z-ra j nm6 t-s chrr-l-?vppj t sa.iIn1.r 由k-HP-i -i dMi I -fcAtaj taFri k kk k 中 - win-： -JT1 * * a r LJT I 卜3. 设置环境（Setup）在这一步主要是设置常量，比如对应一些增加了 SCAN扫描链和JTAG链的设计，需要 设置一些常量，使这些SCAN和JTAG等功能的禁止。由于fifo.v是源代码，fifo.vg只是综 合的源代码，没有添加 SCAN和JTAG链。故可以省略这一步4. Match检查referenee design和Implemention design的比较点是否匹配，点击 Match按钮，选择Run Matchi ng按钮，进行匹配检查。 出现下图结果：没有不匹配的比较点，可以进入下一步。5. Verify点击OK键，完成。现在你已经准备好，可以进行fifo.v和fifo.vg功能是否一致。选择Verify按钮，点击 Verify All，进行形式验证。验证结束，结果出现“Verify ”的对话框，提示两种功能不一致。6. Debug由于验证失败，系统直接进入 DEBUG工作区。在Failing Points的报告工作区里显示两 设计的出不一致的比较点，在Failing Points的报告工作区内点击鼠标右键，选择Show AllCone Size ,在Size栏里显示每个 compar point所包含的cell的数目。一般调试是从cell数目最小的compare point开始。在这里我们从第一个 compare point开始。选择r:/WORK/fifo/push_logic/full_flag/q_out_rego, 击鼠标右键，选择菜单中的 view Logic Cones , 出现 Logic Cones View 窗口。在这个新窗口里显示的是referenee design和Imeplemention design的原理图，观看这个原理图我们发现在Implementation的CLK网线是用红色标识的，在logic cone view中，用红色标识的net网线是表示错误的。我们观察发现在referenee design的CLK中表示的logic 值为0，而Imeplemention design的CLK中表示的logic值为1。为了找出 CLK net值不同的 原因，分别选择 referenee design和Imeplemention design的CLK网线，选择右键菜单里的 Isolate Subcone命令，出现下图。在图中可以看出在Imeplemention design中驱动CLK的逻辑里多了一个反相器，这有 可能是综合工具为了满足hold-time的要求而增加的反相器。我们可以修改fifo.vg网表文件和重新综合一个网表文件，来修改这个错误。在gate目录下有一个fifo_mod.vg文件是修改后的网表文件。关闭 Logic cone View,重新用 fifo_mod.vg 作为 Implementation design。选择 Implementation，点击 Read Design Files 中的 Verilog ,点击 yes来移除当前的 Implementation Design 设计（fifo.vg ）。重新选择 fifo_mod.vg，点击 Load files，加载文件。 Set top Design, 选择WORK和fifoFBdfH白lifv f槪，亡Mrsdii便-口知导 汨己B_3 5at md lup daai.I-d” .FtaNiQ-I 冃 I J4 l-EfMi-aib ?I Cbrn_B u f|职门1 f .理/气弄1上*乜和_&! iDh *!：*#A_0C5Tw .YiC_ 匚叩时rj八-*11 iMKiT 梅E*EaUUlL-ilQ-rH/y亦r EQldKrr IDW* 3ir _ct$_i.：*r |sji _McSta_v mT_：ed刁B“r-fHr &_* *!Ii -I沖巧rin i： mi5#t kiFriwnirWIcnI十旳N 4#h4fe i J-xrJ tFMitlw jv*-Lir-r. - Iw.Jjf jhv戸h nul ivh 47 ht 询； Vi i_WhJpM!. Ml | PhM：靜nd .ilwAy 乂心7 |i*!:丄U . 已丄出.t h * 电* .I.1rUJF.FJUiEI : if-：, ii士 i u ar. ii iSTif jnEfETfi 9JE#MCT .T* dv i- i-n -!? i ivfR! I Lr M i if#f/f 11 -dic.pi.3 1 J-jg 丄&心中i 他寸字 | 芒h1 Laar Comram IFqt h4*| IMt# I* |r-i.-同样，跳过Setup点击Match,选择Run Matchi ng，运行完后出现下图:n点击 Verify，选择 Verify all，运行完出现下图，提示“Verification Successded!斶 umr 切 e l| .CTT-Jrifc点击OK后，出现下图，显示所有compare point都pas&到此，完成形式验证。Ha*f-* I- -小”L or E日 I 卯 R) CCfl: oIf - JjffW USV: ir- raailJ!slij- Mjli r匸m gFoi-lpn-str.ii ffvrlf JjcsUJfV 9WU KEDUdiCil |l|h UivHf-1I hl-jC-tj Ln cn:-:!?r #a jha：j|：*(MB.g!-i*jaiB4|_iL _-rfli.3i IV 咼二閃：巴厲: ir.g Sr-別 iP 4卢 ” 呦枫?*!Intc-rrrDt c-nLap BfI I 咆 F啪 j| !*E. V i#! rHiPIU-3 ae*uj- W.lnv4mar eM5rni“ntrlJ_l 7”叫 恤15 回Fja&n叭町2山| j卜 M3HKJHIUIdala.-DiUjqI. nn bi Tf -if Ip-ii.- .i. . .1|crlpri - _|j|. 2iFi%ngMy II：I f- ClR =I，I，IbS!I| I I .l|：l |r JHWDnEJHfWidvla.11|ri|-ar-sw * ULt -亠 匚-亠门 31 k IH Erf.骂kxiii討*汕pi ”1- _ .I -u - I I - J i 期，I . nHZTrtc4ki_3j1|L Ln 忸： g. Mip: j| ,BA IHKi da c |n: r WXMWp C-V Li-* sn?-s-Zmn口1:E Lf Hit.*4XF3-ATTTTAlP VF Ljk 19vU2litPU.1LX-P fat 1* XVflJsDt?-呻0f 17清理工作选择工具栏中的remove reference 禾口 remove Implementation按钮，移除 refereneedesign 和 Implementation design在 formality 的命令行输入：remove_library-all 命令移除 tech no logy library:lsi_1Ok.db。(二)命令行方式进行形式验证在上一节不退出formality 图形界面，在formality的命令栏中输入：history fifo_rtl_gate.fms,生成脚本文件 fifo_rtl_gate.fms。退出 formality 图形界面fifo_rtl_gate.fms 的内容set hdlin_dwroot /opt/tools/sy nopsys_2003.06read_verilog -container r -lib name WORK -vcs -y /home/user/tutorial/rtl/ +libext+.v-01 /home/user/tutorial/rtl/fifo.v set_top r:/WORK/fiforead_verilog -container i -lib name WORK -01 /home/user/tutorial/gate/fifo_mod.vg read_db -container i /home/user/tutorial/lib/lsi_10k.db set_top i:/WORK/fifomatchverify命令行方式运行在unix命令提示行下输入命令：fm shell -fifo rtl gate.fms在formality的命令行模式fm_shell提示符下输入命令: source fifo_rtl_gate.fms.检查GATE网表和插入扫描链的GATE网表检查 fifo_mod.vg 和 fifo_with_scan.v 的功能设置 fifo_mod.vg 为 reference design设置 fifo_with_scan.v 为 implementation design1. set referenc design点击 referenee 按钮，在 Read Design Files 中点击 Verilog，选择 gate 目录下的 verlog 网表文件fifo_mod.vg，点击Load Files加载网表文件 fifo_mod.vg在Read DB Files中点击 DB加载lsi_10k.db库文件，点击 Load Files加载Set top，设置fifo（并不是已读入的文件）模块为顶层。卩 cirmal 川协 （箱 torn alt： iln亡r* w li gm* !r 刖曲* 如2. set implementation design点击 implementation 按钮，在 Read Design Files 中点击 Verilog ,选择 gate_with_scan 目录下的verlog 网表文件fifo_with_scan.v ,点击 Load Files加载网表文件 fifo_with_sca n.v可以省略 Read DB Libraries这一步，因为在设置fifo_mod.vg 时，我们已经加载lsi_1Ok.db为共享库文件。Set top,设置fifo模块为顶层。3. setup由于在fifo_with_scan.v网表里加入了扫描链（scan）逻辑，在验证之前，我们必须 把这一扫描链（scan）逻辑功能禁止（disable ）。进入Setup界面后，选择 Constants,点击Set按钮，出现set Constant对话框。tn /n |AS冉屯11t： AIwl t|I4ciitap-1- rud_*axLifl -AonLidMsr 1 .-i arr rif illR.r m 七口:-r Elad/g. Ulb MiL LIi UMnUl#* f r f!“J! 4dL. .1 1 iSfcrj E Uq pi：-.E，1 rp Iwr.t + Ipc Juf Tn o-ttrEi 空1#如，n屈 is L .T-5MF/fll:rrn甘设置SCAN链的功能无效选择Implementation，选择Instanee的顶层fifo，在顶层fifo的ports目录下面搜索找型川乩臼 T 淳劣 拧一II顶凭IlgWPnHi |Srlim -WE*ijTM=-Hh aewi vI 1-叩 JTw pn-ictil DCFTiHi*MB AJ1 i 1沁 npiy poppajBip 申pi*h(ouh_c.i|iNmiM Of CIl：H|-i A-|h IWT.a j- .J S|- .1 rdf. | Ml r.E r * jPF i i F Pv EEnra F E3Xs* f JJLje Tlwc. xlc Jh FJ.+ 1 j* fri rrri i mi r it + iai liJWDnKmfcflaat.airma/FlxJ.*1 Kb.-pp x iTFTMjCxd-s-#1 VhlMI IfP-MXi 會 1 I.juLuj丄2*匕4&0 ukJb cmL tips f .!Ta* d亠* ； .JB T8L .FWM. 1 i -电如b k.pi pct (* IliXS Vv #! QFIurr到名为test_se （SCAN功能的使能信号）的管脚，在Constant Value中选择值 0,设置test_se的值为0，点击 OK按钮。I 噩3 rF0自tp f暨I亡8创亡弓#118宅声IFM.| - 厂F S jww 审共亦rwvcnAkaili运行结果：报告一个不匹配的compare point。点击 ok，查看不匹配点。4. match点击match，进入比较点（compare point）匹配步骤。点击Run Matchi ng,运行*r*SIWCi I-肿JF丿 uhP r ifcbj赳tuMlu S il*耳* VMW罗E町*H.irn巾話 :f-axi f-j boil m1 tau gridilxcR- Mu-iiyi ma1 ：?-eTi pa iotafrv pp?1 Ltawitbw? n Ecmr TUfa BTfclAidHgi.*-lf*Ula.U f uaAXp-biC SLtCiUjJ1FfTrffl !- 1A . Ii IwrTWl.1:up pvcr* trtrsp0ij:V*m j tn-1* 1| im?f p | LdT|rtrnuiv I.HL14I1-号#彳卄,却”:j-r选择Unmatched Points，可以看到报告栏里报告Implementation Object的test_se引脚不匹配。这个弓丨脚是 Implementation Design 中多余的 compare point.我们在前一步骤里，已经把它禁止啦。故可以跳过这个不匹配点，进入下一步骤Verification 。5. verify选择Verify，点击Verify All按钮，进行形式检查。运行结果如图：mb |措冶抵r殍岭丹討 料击| 干KBSS5IFkf 专:卜 岬班砂in*towtafian:|口I vf1 ! -1 -|-时筒1 1口 mvgh Yrtp I n* ij| /k-r l*-i r-fa-fe-!|I - 3 -d iLUH. ivj i.JUILINA*UlU 1FriXI3* WH*t口 FT*LLTTUTUPAJEI LjL 1 iflA i*G1J-6IJr iU.1Lm I：j?匚 i：右笛曽0 0 0 0i i!ri. iE十仲JinE r 4*r H-i .1：F i.Hfn.Bl4. RBlfT -丹 L r-即：1，的 i i .- . I|i |-,l - 1- I|卞亀叨曲 IM i 31f JfeWQrlj*tlIhdalA.- ! |I a - C|k, 1ihMil j._ulH L IMm *!i W：iTrtr：HP 阿pq1Irrr.|- 1i .nn - Tii J W-.T m：114 * -r|-h卜WUlWffHWHnrt 1WjftVL*trljiip qJU M7I j小I I -!.! nb.HFl i vdr I Q TJF irB|t._i.id -r| I WORMUmUiLriiKIj-p W “i* i 门叩 qci1 FMflinQf P e#-4jI- UI - -亠 Fl I eh 冋I WDF-：!Trfc.-.*cJ- -.iZ 叩 I! -J !*,.Fih i-Miip i：irp i. JI-*ri i I.ji rhjx. ii 1 Ifltrs sWf-ifWt*trtHEU141P UlLn. 工号：9k*t三.检查带有扫描链和 JTAG链的GATE网表和插入扫描链的GATE网表检查 fifo_with_scantag.v和 fifo_with_scan.v致性fifo_with_scan_jtag.v是带有扫描 SCAN链逻辑和JTAG链逻辑的网表文件上一节中我们已经验证带有scan的网表文件fifo_with_scan.v和fifo_mod.vg功能相同把fifo_with_scan.v作为参考设计，来检查fifo_with_scan_jtag.v的功能和前面步骤一样，分别设置fifo_with_scan.v 为 Referenee design ,设置 fifo_with_scan_jtag.v 为 Implementation design。*I Rn4Wl“JI hWli1 mwSjwJ i L-fl !- I II g 加*广 T -ill x I * WF*.I*- IZ旺中“ :l佥二二弋蔦 RPnD黑no器黑:严 0 K* 3 a J5口玄丹 rrlh !&-,气 vt:fr-:-l; . 11 I1J门I.iGLi门IlR-Till.In-J-I IAAJA4R ” r：_“日即斗 MJTW屮$| hmw“I .wi iiinriTiE 选择Setup,进入设置步骤。完成下面两个工作。禁止 fifo_with_scan.v 的 sean 的功能禁止 fifo_with_scan_jtag.v 的 jtag 的功能。禁止scan和jtag功能选择Constants,点击Set,进入设置常量界面。选择referenee的fifo的test_se引脚，设置test_se引脚值为0，禁止sean功能。选择Implementation的fifo的test_se引脚，设置test_se引脚值为0，禁止scan功能, 选择Implementation的fifo的jtag_trst和jtag_tms引脚，设置这两引脚值为0，禁止jtag功能。运行match选择Match，点击Run Matchi ng。运行结果如下：发现17个不匹配点，选择Unmatched Points，查看报告。发现Implementation Object 这些不匹配点都是和 jtag相关的。在前面一步骤里，我们已经禁止啦jtag功能。故可以跳过这些不匹配点。1ft二一JliIIh - i -检查完毕，在fifo_with_scan.v网表里加入jtag链后，没有影响原来设计的功能。Verify选择Verify，点击Verify All,进行检查步骤。运行结果如下:trpj. J! E-BI Lui Cori ninePtjiffTUll IBl IBSI林ClFu-ife 館7: |ii* |.4I|. I| |j 粉皿佔ITTF-TTTB-FTT - - F T W-B T 1 B T F * i * _ ；E AfJ. W R - F T T T T ! T -S TS-TTB T T T - - BTT- u*rxi!x l hLuu nEtscaKTFin：M |：rydjf *!r-d sx+na- 乂，例 r- rw d 1J+rwyk l4*a, a.-b.LB. aiH*as 0M rilHdla Mfr I* u- w* i * pil e rf-ar-r _!TL-TIM.t-1133 XB f fV 取丄fJfxW卜 H nritha d md T UMlV?-rr rnrl：-Fwr EDTtsUlA 0 也_l_- !_tMOHSfagTAU fWJT E MTjgmj士则 tag，洋汩丸 叮怡 客rr t l*i11 II _Lrt-vJ.LtiwnnMfcflT_T_xoHTnaLLEiJwir_rEMrjAiitv-vrfr T |r MllF - HZIheMiiiIiI* r. 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