全数字锁相环毕业设计终稿(共22页)

精选优质文档-倾情为你奉上安徽大学本科毕业论文（设计、创作）题目： 全数字锁相环的研究与设计 学生姓名：郑义强 学号： P 院（系）： 电子信息工程学院 专业：微电子 入学时间：2011年 9月导师姓名：吴秀龙 职称/学位：教授/博士 导师所在单位： 安徽大学电子信息工程学院 完成时间： 2015 年5月专心-专注-专业 全数字锁相环的研究与设计摘 要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAXplus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAXplus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间Design and research of ALL Digital Phase-Locked LoopAbstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time目 录1 绪论1.1 课题研究的目的意义 本次进行研究的课题是全数字锁相环。锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop，简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路1。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N 后M 序列滤波器等2。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。1.2 锁相环的发展历程 21世纪以来，随着数字电子技术的飞速发展，特别是数字模拟和信号处理技术在电子通讯、仪器仪表和各种多媒体等领域得到了愈来愈广泛的应用，用数字电路来处理模拟信号的情况也就越来越普遍。所以信息技术将来的发展趋势必然是模拟信号的数字化，而数字锁相环就是模拟信号数字化中极为重要的一部分。 锁相环是一种能使输出信号在频率和相位上与输出信号同步的电路，也就是说在系统进入了同步状态后，系统的输入信号与振荡器的输出信号一致，或者相差恒定为常数。在过去，传统的锁相环各部分的零件都是由模拟电路来构成，一般来说包括鉴相器（PD）、压控振荡器（VCO）、环路滤波器（LF）这三个基本环路部件3。锁相环最初的作用仅仅是用来提高电视接收机的行同步和帧同步，从而提高它的抗干扰能力。在20世纪五十年代末由于太空空间技术的不断发展,锁相环开始应用于遥控和跟踪宇宙中的大小飞行目标。 到了60年代初以后，数字通信系统的发展也越来越快，数字锁相环也随之出现，并以其独特的优点逐渐取代模拟锁相环。可此时的数字锁相环中仍然有模拟的部件，性能也受到一定的影响。渐渐的，全数字锁相环出现并逐步的发展起来了。全数字锁相环将所有的环路部件全部数字化，主要由三个部件来构成，分别是数字鉴相器、数字环路滤波器和数控振荡器。由于模拟锁相环存在着温度漂移和易受电压变化影响的缺点，全数字锁相环的应用越来越广泛。它具备工作状态稳定，并且方便调节各种状态等优点，更重要的是，它的环路带宽和中心频率都可通过编程的方式来改变，可以更方便的去构建高阶锁相环。同时由于它本身的数字特性，使得如果将他应用在数字系统中时，可以省略掉A/D和D/A转换。近些年来，随着电子设计自动化（EDA）的迅猛发展，我们就可以很方便的使用VHDL语言来设计和模拟全数字锁相环1.3 研究和发展国外关于锁相环的技术是很先进的。从最开始的用分离器件组成的锁相环， 一种自动变模全数字锁相环的设计 到后来集成电路出现后诞生的集成锁相环。从模拟锁相环到数字锁相环再到全数字锁相环，还有后来的软件锁相环。如今，国外有关锁相环的产品大体用的是3.3v的供电电压，工作频率的范围是 100MHz至2.4GHz。 2003 年，美国国家半导体推出的PLLAtnum锁相环芯片，操作频率高达3GHz以上，适用于无线局域网，508Hz室内无绳电话、移动电话以及基站等应用方案。2005又研发出了 LMX2351芯片，当时这款芯片是业界相位噪声最低的锁相环芯片。它的工作频率是765MHz至2.79GHz,而且噪声低于-160dB/Hz。应用于通讯设备，无线收发系统,车辆电子系统以及测量仪表。这款芯片采用的是当时新出的delta-sigma分数环路，达到了3G基站的要求，而且相位噪声和寄生信号比较少，适合分离不同的信道，其效果远远优于之前的N整数结构。卓联半导体公司第一次推出了ZL30461锁相环，应用于网络设备。这款锁相环符合OC-12光学载波12级的通信要求，所以它能够应用于一些边沿设备的线路卡的设计。 在中国，有关锁相环的产品也很多。这是由于锁相环在家用电器中的应用极其广泛。美国有个MOSSI计划，设计了一些高性能的锁相环系列的产品，如放大器（用于光传输）、时钟恢复电路、数据判决器，这些产品不但拥有自主知识产权，而且都是功耗很小，集成度相当高，工艺也十分先进。值得一提的是，我国东南大学的王志功教授也参与了MOSSI计划，这将在一定程度上有利于国内锁相环技术的发展。第24研究所设计了我国的一款很高端的锁相环SB3236,该锁相环的工作频率高达2.2GHz，而且主要性能参数也达到了国际先进的标准，所以使用SB3236的客户也较多。此外,联发科技（MTK）研发过一款全数字锁相环，用来小数分频。为了抑制开关噪声，该锁相环利用了“数字辅助技术”。为了精准的检测相位噪声，该技术利用了数字时间转换电路（TDC）和基于数字电路的鉴频鉴相器。由于TDC电路存在一定的死区，该技术还利用bang-bang鉴相器。 锁相环技术已经成为当今科技领域不可或缺的一种技术。国外的 PLL 技术已经比较成熟了，相比之下，国内的PLL技术几乎被国外垄断，国内很少有企业掌握高新能PLL技术。所以对ADPLL深入研究有着很重要的意义。目前，已有单片集成全数字锁相环的商用产品，但作为某一个实际项目设计，需要的锁相电路特性不尽相同，有些现成的产品，不是成本高、体积大、资源浪费多，就是不能完全满足设计性能的要求。根据位移检测的特点，采用高密度可编程逻辑器件，可根据实际要求，充分利用器件资源，同时把一些相关的数字电路组合在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能得到明显改善4。1.4 设计工具及设计语言开发工具为MAXplus II，设计语言为VHDL，MAXplus II 开发工具是美国Altera公司自行设计的一种CAE软件工具，其全称为Multiple Array Matrix and Programmable Logic User System。它具有原理图输入，文本输入（采用硬件描述语言）和波形图输入三种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片、编程等功能，将设计电路或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），做成ASIC芯片5。目前MAXplus II是市场上使用最广的开发工具软件之一，是一个功能强大、使用方便的设计工具。VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。2 全数字锁相环的结构与工作原理全数字锁相环的基本结构框图如图1所示，由数字鉴相器、数字环路滤波器和数控振荡器三部分组成。相位误差序列相位校正序列本地估算信号参考信号鉴相器数字环路滤波器DCO外部晶振图 1: 全数字锁相环的基本结构框图 当环路失锁时，异或门鉴相器比较输入信号(fin)和输出信号(fout)之间的相位差异，并产生K变模可逆计数器的计数方向控制信号(dn/up)； K变模可逆计数器根据计数方向控制信号(dn/up)调整计数值，dn/up为高进行减计数，并当计数值到达0时，输出借位脉冲信号(borrow)；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号(carry)；脉冲加减电路则根据进位脉冲信号(carry)和借位脉冲信号(borrow)在电路输出信号(idout)中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出se为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲输出carry和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉6。图2为全数字锁相环的设计框图Mf0finfoutCP1Ud进位脉冲借位脉冲decincCP22Nf0异或门鉴相器加/减脉冲控制器除H计数器除N计数器可逆计数器iout 图2: ADPLL设计框图其中数字鉴相器采用了异或门鉴相器；数字环路滤波器由变模可逆计数器构成（模数K可预置）；数控振荡器由加/减脉冲控制器和除N 计数器构成。可逆计数器和加/减脉冲控制器的时钟频率分别为Mf0和2Nf0。这里f0是环路的中心频率，一般情况下M 和N为2的整数幂。时钟2Nf0经除H（=M/2N）计数器得到。结合模拟和数字锁相的理论分析,可以得到全数字锁相环的相位和相差传递函数。图3为全数字锁相环的数学模型。图3: 全数字锁相环的数学模型鉴相器可以看做增益为Kd的模块，输出占空比因子k作为K变模计数器的输入DN/ UP ,控制“ UPCOUNTER”和“ DOWNCOUNTER”的动作 。 （2.1）对于异或门鉴相器 ,相差等于/2时,k = 1 ,相差等于-/2时,k =-1 。因此对于异或门鉴相器增益Kd=2/,同理可得边沿控制鉴相器增益Kd=1/。 K变模计数器产生CARRY信号的频率为(f0为环路的中心频率): (2.2)相应的角频率为: （2.3）相位是角频率对时间的积分: (2.4)对于K 变模计数器,其输入输出信号分别为K 和carry , 对应的Laplace变换为K(s)和carry(s), 所以K变模计数器的相位传递函数为: （2.5）对于脉冲加减电路,由于每个CARRY脉冲使其输出IDOUT增加1/2个周期,可以将他看作增益为1/2的模块。除N计数器可以看作增益为1/N的模块。系统的相位传递函数H(s)表示为: （2.6） 其中： （2.7）系统的相差传递函数为: （2.8）显而易见,该ADPLL为一阶系统,时间常数为: （2.9）为了获得最小波纹,对于异或门(XOR)鉴相器和边沿控制鉴相器(ECPD),K模值分别取为M/4 和M/2 ,相应的时间常数分别为:(EXOR)=(N/8)T0 ,(ECPD) =(N/2)T0 ,其中T0 =1/f0 由此可见,N越小,ADPLL的稳定时间越短。2.1 鉴相器 鉴相器将输入信号与位同步输入脉冲相异或，比较它们之间的相位差，并输出相位误差信号作为可逆计数器的计数方向的控制信号7。当环路锁定时，这个控制信号为占空比是50%的方波。2.2 变模可逆计数器（模数K可预置） K变模可逆计数器消除了鉴相器输出的误差信号中的高频部分，使得整个环路更加的稳定。 可逆计数器的主要作用是根据鉴相器的相位误差信号作为方向脉冲，从而输出加减脉冲信号8。当相位误差信号为低电平时，计数器则进行加法运算，若加法运算的结果达到了预设的模值，那么可逆计数器将输出一个进位脉冲信号；当相位误差信号为高电平时，可逆计数器进行减法运算，若减法运算的结果为0，那么计数器将输出一个借位脉冲信号。2.3 加/减脉冲控制器 加减脉冲控制器是根据可逆计数器输出的进位、借位脉冲来不断地对本地时钟进行调整。当有进位脉冲时，脉冲加减电路就在本地时钟加入一个周期的时钟信号；当输入借位脉冲时，脉冲加减电路就会在本地时钟上扣除一个周期的时钟信号。这样往复不断地对本地时钟进行调整，最终达到准确确定出输入信号时钟的目的，从而实现位同步。2.4 除H计数器除H计数器是将时钟频率进行分频后的频率作为数控振荡器的时钟频率，其实，为了使电路简单，可变模K计数器（数字环路滤波器）和数控振荡器的时钟驱动信号可由同一振荡器产生，但为使可对数控振荡器的时钟频率具有可调性，增加其灵活性，可将同一振荡器产生时钟信号进行分频后再作为数控振荡器的时钟频率，这就是除H计数器的功用（H是可变的）。2.5 除N计数器N分频器是将脉冲加减器输出的经过调整以后的时钟信号进行分频，以减小同步误差9。N值越大得到的 同步误差越小。3 全数字锁相环模块的设计与仿真3.1 鉴相器的设计本次设计中鉴相器采用的是异或门鉴相器。异或门鉴相器用于比较输入信号u1 与数控振荡器输出信号u2 的相位差，其输出信号ud 作为可逆计数器的计数方向控制信号，连接到变模可逆计数器的ud端。当ud 为低电平时（u1 和u2 有同极性时），可逆计数器作加计数。反之，当ud为高电平时，可逆计数器作减计数。 当环路锁定时，fi和fo正交，鉴相器的输出信号Ud为50%占空比的方波，此时定义相位误差为零，在这种情况下，可逆计数器“加”和“减”的周期是相同的，只要可逆计数器只对其时钟的k值足够大（kM/4），其输出端就不会产生进位或借位脉冲，加/减脉冲控制器只对其时钟2Nfo 进行二分频，使fi和fo的相位保持正交。在环路未锁定的情况下，若Ud=0即u1、u2同极性时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加/减脉冲控制器的“加”控制端R1， 该控制器便在二分频过程中加入半个时钟周期，即一个脉冲。反之，若Ud =1时，可逆计数器进行减计数，导致借位脉冲产生，并将借位脉冲作用到加/减脉冲控制器的“减”输入端R2，于是，该控制器便在二分频过程中减去半个时钟周期，即一个脉冲。这个过程是连续发生的。加/减脉冲控制器的输出经过除N计数后，使得本地估算信号U2 的相位受到调整控制，最终达到锁定的状态。异或门数字鉴相器VHDL程序代码如下：library ieee;use ieee.std_logic_1164.all;entity jxq is port(u1,u2:in std_logic; ud:out std_logic);end entity jxq;architecture art of jxq is begin ud =u1 xor u2;end architecture art ;异或门数字鉴相器模块如图4所示：图4: 异或门鉴相器分析：数字鉴相器（JXQ）输入端为U1和U2，其中U1为需要进行锁相控制的输入信号，U2为经过最后一个环节除N（N在这里等于8）计数器后的信号（即输出信号），异或门比较输入信号U1相位和输出信号U2相位之间的相位误差，即U1和U2进行异或运算。经过比较后，异或门输出误差信号UD作为JXQ的结果由UD端输出。使用MAXplus II软件仿真，异或门数字鉴相器的仿真波形如图5所示：图5: 鉴相器仿真波形模块进行分别仿真时，u2需要自己赋值，在此u1和u2都赋以方波。如上图4-10所示，u1与u2频率相同，而相位差为90度，故ud输出的信号频率恰好时输入信号的两倍，即ud为占空比为50%的方波。3.2 数字环路滤波器的设计数字环路滤波器是由变模可逆计数器构成的。该计数器设计为一个9位可编程（可变模数）可逆计数器，计数范围是由外部置数CBA控制。假设系统工作无相位差，由锁相环原理知，u1和u2的相位差0 ，异或门鉴相器输出是一个对称的方波，因此可逆计数器在相同的时间间隔内进行加或减计数，只要k 足够大，那么从零开始的计数就不会溢出或不够。若u1始落u2，异或门输出不对称,那么计数器加计数时间比减计数时间长，其结果计数器随着时间的增长将溢出，产生一个进位脉冲。相反，若u1开始滞后u2，计数器将产生一个借位脉冲。进位和借位脉冲可用来控制DCO，使得DCO 输出的脉冲数根据进位和借位来加上或者是删除一些脉冲，实际上也就改变了DCO 的输出频率。变模可逆计数器的设计由VHDL 完成,程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bmkn is port(clk,ud,en,c,b,a:in std_logic; r1,r2:out std_logic); end entity bmkn;architecture behave of bmkn issignal cq,k,mo : std_logic_vector (8 downto 0);signal cao1,cao2: std_logic;signal instruction: std_logic_vector (2 downto 0);begininstruction = c&b&a; with instruction select mo=when001,when010,when011,when100,when101,when110,when111,when others;process (clk,en,ud,k,cq) isbeginif clkevent and clk = 1then k = mo; if en = 1then if ud = 0then if cq k then cq = cq + 1; else cq 0); end if; else if cq 0 then cq = cq - 1; else cq = k; end if; end if; else cq 0) ; end if;end if;end process;process (en,ud,cq,k) isbeginif en =1thenif ud =0thenif cq =k then cao1 = 1;else cao1 = 0;end if;cao2 = 0;elseif cq =thencao2 = 1;else cao2 = 0;end if ;cao1 = 0;end if;else cao1 = 0;cao2 = 0;end if;end process;r1 = cao1; r2 = cao2 ;end behave ;数字环路滤波器模块如图6所示：图6: 数字环路滤波器模块其中CBA为外部置数控制，由它来控制模数，它在001-111范围内变化，相应的模数在23-29范围内变化。UD与鉴相器的输出端相连用来控制可逆计数器的计数方向。R1，R2分别为进位和借位输出端。数字环路滤波器的仿真波形如图7所示：图7: 数字环路滤波器仿真波形在上图中，因为是局部仿真，故ud输入端自行赋值，在前250ns时，ud为高电平，故计数器进行减法运算，因为是从000开始减，故需要借位，r2置1，当ud在后250ns时为低电平，故计数器进行加法运算，当加到0FF后需进位，故r1置1。3.3 用VHDL语言实现除H计数器 除H计数器（H=4）的生成模块和仿真波形见图8和图9图8: 除H计数器模块图9: 除H计数器仿真波形3.4 用VHDL语言实现加/减脉冲控制器 脉冲加减电路的VHDL语句 library ieee ;use ieee .std_logic_1164 .all;use ieee .std_logic_unsigned .all;use ieee .std_logic_arith.all ;entity idc ispor t(idclk , reset :in std_logic ;inc , dec:in std_logic;idout :out std_logic);end idc ;architecture rtl of idc iscomponent dff2port(d , clk , clrn :in std_logic ;q, qn :out std_logic);end component;component jkff2port(j, k , clk , clrn :in std_logic ;q, qn :out std_logic);end component;signal q1 , q1n, q2 , q2n , q3 , q3n , q4, q4n, q5 , q5n:std_logic;signal q6 , q6n, q7 , q7n , q8 , q8n , q9, q9n, d7 , d8:std_logic ;beginffd1 :dff2 port map(inc , idclk, reset , q1, q1n);ffd2 :dff2 port map(dec, idclk , reset, q2 , q2n);ffd3 :dff2 port map(q1 , idclk, reset , q3, q3n);ffd4 :dff2 port map(q2 , idclk, reset , q4, q4n);ffd5 :dff2 port map(q3 , idclk, reset , q5, q5n);ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n);d7 =(q9 and q1n and q3)or(q9 and q5 and q3n);d8 =(q9n and q2n and q4)or(q9n and q6 and q4n);ffd7 :dff2 port map(d7, idclk , reset , q7, q7n);ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n);jk :jkff2 port map(q7n, q8n, idclk , re set , q9, q9n);idout =idclk no r q9 ;end rtl ; 用VHDL语言设计的加减脉冲控制器的模块图如图10 图10: 脉冲加减电路模块图11: 脉冲加减电路仿真波形3.5 除N计数器（分频器）的实现 除N计数器作用：除N计数器是将数控振荡器的输出信号进行N分频后作为跟踪信号u2，以使u2的频率与本地时钟信号u1相同。N分频器对脉冲加/减电路的输出脉冲再进行N分频后，得到整个环路的输出信号频率Fout=CLK/（2N*H）=f0，因此通过改变分频值N可以得到不同的环路中心频率f0（其中，N必须是2的整数幂）。另外，模值N的大小决定了DPLL的鉴相灵敏度为/N。除N（N=8）计数器的生成模块见图12图12: 除N计数器模块相应的仿真波形见图13图13: 除N计数器仿真波形 4. 全数字锁相环的整体仿真 三个模块均用VHDL语言所做后的总体仿真波形如图14、图15、图16所示：锁相环仿真波形（K=8,M=64,N=8,H=4）,进入锁定时间为12.3ns。图14: 锁相环仿真波形（K=8）由于模值K取值小，故系统很快就进入稳定锁定状态，由图可以看出，当外部置数CBA取001且时钟频率取值远远小于输入信号频率，IOUT输出端为均匀的脉冲，即系统锁定。锁相环仿真波形（K=128,M=64,N=8,H=4）,锁定时间为274.5ns。图15: 锁相环仿真波形（K=128）与图14相比较，此时外部置数为101，对应模值K为128，系统没有立即稳定，在前214.5ns时，IOUT输出端输出为不均匀脉冲，当过了这个时刻，输出端输出为均匀脉冲，系统进入锁定状态。锁相环仿真波形（K=256,M=64,N=8,H=4）,锁定时间为2.3945us。图16: 锁相环仿真波形（K=256）与图14、图15相比较，图16进入锁定时间明显推迟，此时模值K为256，进入稳定时间为2.3945us。总体分析：CBA置数不同，模数不同，故iout端输出锁定的时间也都不同。由上图对比可知，模k 愈大,环路进入锁定状态的时间越长。k 取得过大,对抑制噪声、减少相位抖动有利,但是同时又加大了环路进入锁定状态的时间。反之, k 取得过小,可以加速环路的锁定,而对噪声的抑制能力却随之降低。5 结语与展望5.1 总结采用VHDL 设计全数字锁相环路，具有设计灵活，修改方便和易于实现的优点，并能够制成嵌入式片内锁相环。该类数字锁相环路中计数器的模数可以随意修改，增加了系统应用的灵活性与通用性，故有较大的改进。这样，就能够根据不同的情况最大限度地、灵活地设计环路。而且采用VHDL设计数字锁相环路，具有设计灵活、修改方便和易于实现的优点。同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。基于VHDL语言的可变模数数字锁相环，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。该方法可以在不修改硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同条件下的需要。 全数字锁相环中可逆计数器及N分频器的时钟由外部晶振提供。不用VCO，可大大减轻温度及电源电压变化对环路的影响。5.2 展望目前，已有单片集成全数字锁相环的商用产品，但作为某一个实际项目设计，需要的锁相电路特性不尽相同，有些现成的产品，不是成本高、体积大、资源浪费多，就是不能完全满足设计性能的要求。根据位移检测的特点，采用高密度可编程逻辑器件，可根据实际要求，充分利用器件资源，同时把一些相关的数字电路组合在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能得到明显改善。主要参考文献1 Lata,K, Kumar,M.ADPLL design and implementation on FPGA. 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Analysis of Timing Jitter in Ring Oscillators Due to Power Supply Noise. IEEE International Symposium on Circuits and Systems,2003 2003(1):32-34 致谢 这篇论文的顺利完成，得到了许多方面的无私帮助和热情支持。首先，我要衷心的感谢我的导师吴秀龙老师对我的悉心指导和热情帮助。从课程的学习、论文的选题、开题报告、论文撰写、修改，到最终论文完成的整个过程中，得到了吴老师热情的鼓励、富有启发性的建议和精心的指导，其中点点滴滴无不凝聚着吴老师的心血和汗水。非常感谢我的同学和朋友们，感谢他们在我学习和生活中给予我的大力支持和无私鼓励，这段时光虽然短暂但却美好灿烂，我将永远难忘。非常感谢我的亲人，他们对我始终如一的理解、默默无闻的大力支持及无私的帮助和鼓励，使我得到不断前行的巨大动力，也使我在求学的道路上感到无比的坚强和自信。非常感谢安徽大学多年的的培养，这段学习经历将使我终生受益。感谢曾经教育和帮助过我的所有老师。最后，再次怀着感恩的心感谢所有帮助过我的人!