DQPSK调制解调技术的研究与实现1

题 目： DQPSK调制解调技术的 研究与实现 学生姓名： 学 号： 专业班级： 指导教师： 完成时间： 目 录摘 要IAbstractII第一章 绪论11.1 课题背景11.2 DQPSK调制技术与数字通信2第二章 DQPSK调制与解调原理分析52.1 DQPSK信号特点52.2 差分编码与解码原理102.3 FPGA实现方案12第三章 DQPSK信号调制143.1 调制器总体设计方案143.2 串并转换143.3 差分编码153.4 FIR滤波器设计173.5 数字载波18第四章 DQPSK信号解调204.1 解调器总体方案204.2 AD采样204.3 同步设计224.3.1 COSTAS载波跟踪环224.3.2 位定时同步264.4 差分解码264.5 并串转换29总 结30参考文献31致 谢32I摘 要 QPSK（quadrature phase shift keying）是四相移键控的简称，它兼有两方面的特性；从一方面看，它采用了4种相位；从另一方面看，它采用了正交的载波。DQPSK是差分四相移键控（differential QPSK）的简称，是结合差分编码的QPSK。DQPSK调制解调方式以其抗干扰能力强、频带利用率高等优点，在现代数字通信系统如数字微波通信、等宽带无线通信等中得到广泛的应用。DQPSK是在QPSK(四相正交绝对调相)的基础上作的改进，它克服了QPSK信号载波的相位模糊问题，用相邻码元之间载波相位的相对变化来表示2位二进制数字信息。由于DQPSK 传输信息的特有方式，使得解调时不存在相位模糊问题，这是因为不论提取的载波取什么起始相位，对相邻两个四进制码元来说都是相等的，那么相邻两个四进制码元的相位差肯定与起始相位无关，也就不存在由于相干解调载波起始相位不同而引起的相位模糊问题，所以，在使用中都采用相对的四相调制。本课题对DQPSK调制解调技术的FPGA实现进行了比较全面的研究,主要介绍了DQPSK调制解调技术,完成了FIR滤波器、载波跟踪环、位定时同步、并串转换等几个关键模块的设计。关键字：DQPSK；FPGA;FIR；载波同步 AbstractQPSK (quadrature phase shift keying) is a four- phase shift keying short, it combines characteristics of both ; From one angle , it uses four kinds of phase ; On the other hand , it uses the orthogonal carriers. DQPSK is differential quadrature phase shift keying (differential QPSK) for short , is a combination of differentially encoded QPSK.DQPSK modulation and demodulation for its anti-interference ability , bandwidth efficiency advantages, has been widely used in modern digital communication systems such as digital microwave communications, broadband wireless communications , etc. . DQPSK is made in the QPSK (Quadrature Phase quadrature absolute phase modulation ) based on the improvement which overcomes the QPSK signal carrier phase ambiguities , the relative carrier phase changes between the adjacent symbols is represented by 2-bit binary digital information . Due to the unique way DQPSK transmission of information , making the phase ambiguity problem does not exist when the demodulation, this is because no matter what the initial extraction phase of the carrier takes on two adjacent quaternary symbol for both equal, then phase o two phase quaternary symbols certainly nothing to do with the starting phase , the phase does not exist because the starting phase coherent demodulation carrier blur caused by different problems , therefore, are in use four-phase modulation using relatively .This topic DQPSK modulation and demodulation techniques for FPGA realization of a more comprehensive study introduces the DQPSK modulation and demodulation techniques to complete the FIR filter , carrier tracking loop , bit timing synchronization , and string conversion and several other key modules design.Key Words:DQPSK;FPGA;FIR;Carrier SynchronizationIIDQPSK调制解调技术的研究与实现 第一章 绪论1.1 课题背景 人类通信的历史悠久而漫长，最远的通信可追溯到几千年前的古代。广义上，通信是指任何通过传输媒质把信息从一个地方传送到另一个地方的过程。入类通 信历史虽然久远，但是人类真正进入现代通信信息社会不过一百多年的历史。以1837年发明莫尔斯电报为起点，人类社会才进入了以电波为通信手段的通信时代。现代通信技术融入了计算机技术、数字信号处理技术以及EDA技术等多方面成果，使通信这个领域发生了革命性的变化。现代通信技术和多种学科密切联系，呈现出加速发展的态势，新的理论、新的观念不断提出并用于实践，因而通信领域的研究一直十分活跃。在当代，光纤通信技术、卫星通信技术和移动通信技术，已成为现代通信技术的三大主要发展方向。 数字通信相对模拟系统有成本低、功耗小、可靠性高等方面的优势，得到了广泛的应用。数字调制技术作为通信领域中重要的一个方面，得到了迅速发展。全数字调制解调器除了具有一般数字系统具有的高可靠性以外，还可兼容各类现代调制与解调技术，并可以融合为一体，体现了灵活性和广泛的适应性，因而具有极强的生命力，这也是近年来全数字解调器成为国内研究热点的一个原因。 在国内，数字调制解调器研究己有不少研究成果。如海尔集成电路设计有限公司研制的符合DVBS标准的卫星信道解码器HQPSKDVB、西安电子科大的无线局域网WLAN、清华大学研制的可变码速调制解调器等。这些成果，打破了国外的技术垄断，走出了自主研发的道路，为国家通信事业做出了积极的贡献。 现在，国家信息产业部对实现我国3G完全自主研制给予了很大的支持，以大唐电信为代表的国内很多单位已很深入地展开了此方面的研究，我国自主研发的TDSCDMA标准得到国际公认后，其工程实现也迫在眉睫。数字化、自主研发将成为我国3G时代的主要特征。面对大好的发展形势，电子科大电子工程研究所对可适用于3G系统的射频电路及数字基带处理器进行了积极的科研。针对3G系统更高的通信要求，制定了长远的科研计划。其中之一就是实现一种全数字多制式、变码速基带处理器。本文作为基带处理器的一部分内容，主要对DQPSK调制解调技术在FPGA上实现进行研究，对其它类型以及改进类型的QPSK调制技术将在后继课题中开展。1.2 DQPSK调制技术与数字通信 QPSK调制即是正交相移键控(Quadrate Phase Shift Keying简称QPSK)，是一种采用载波绝对相位传输信息的相位调制技术。它通常采用载波的相位表示二进制数信息的11，01，00，10或者用载波的表示11，01，00，10从而传递信息。QPSK调制是一种窄带线形调制，频谱利用率较高，并且一次可以传送2个符号，理论上QPSK可工作于噪比为3dB的恶劣环境下，具有较强的抗干扰能力，因此QPSK调制在很多数字通信中得到了广泛的应用。QPSK解调技术可分为相干解调和非相干解调两类，采用相干解调时会比非相干解调多3dB的增益，因此相干解调在要求较高的通信系统中应用较广。采用相干解调时，解调器需要恢复参考载波，并要求参考载波的相位和频率与发送端一致，但是要实现这一点比较困难。因为通常的解调器是采用锁相环恢复参考载波的，当锁相环锁定时会出现多重相位模糊，这使得解调出的数据完全可能出现0、l倒置的情况。这主要是由于QPSK采用绝对载波相位来传递信息带来的问题，它大大增加了解调器设计难度，成为QPSK调制中很大的不足。DQPSK是在QPSK基础上发展起来的一种调制技术。针对载波恢复时存在相位模糊度的问题，DQPSK调制是在发射方采用差分编码，即对原来的传递信息码进行一次相对编码，利用载波相位的相对变化来表示传输信息。这样，接收方就可以根据载波的相位相对变化来解调信号，从而避开了需要恢复出相位与频率都要一致的载波问题，也就克服了0、1倒置的情况。因此实际使用的QPSK调制多是差分编码调制的，即DQPSK调制(Differentially encoded Quadrate Phase Shift Keying，简称DQPSK)。目前，DQPSK调制技术在数字通信中已有比较广泛的应用。对于DQPSK无线数字通信，常见的发射机与接收机结构可用图1.1及图1.2结构表述。接收机与发射机在结构上都可以分为射频前端、模拟中频、基带处理三部分。对接收机来说，射频前端和中频部分主要任务是把接收到的高频信号搬移到可以直接AD采样的中频上，然后由基带处理器完成DQPSK信号解调工作。在目前的情况下，AD采样速度还不能做到很高，基带处理器的速度也不容易做到很高，因此多数数字接收机还不能做到射频采样数字化的程度，都需要模拟系统来完成频率搬移工作，把高频搬移到较低频率上以便基带处理器可以处理。因此，图1.1、图1.2实际上是现在数字通信机一般结构。DQPSK数字发射机中，射频模拟部分是把基带处理器的输出信号经上变频搬移到合适的频率上然后发送出去。图1.1 DQPSK数字发射机示意图图1.2 DQPSK数字接收机示意图 图1.1与1.2给出的是DQPSK数字通信原理框图，实际上对于其它数字调制通信，也可以按图中给出的结构来实现。例如现在的手机、无线局域网等也具有这样的结构。现代数字通信越来越采用软件无线电的方式来处理信号，不同调制的信号可以通过更换软件的方式来达到调制与解调的目的，这就增加了发射机与接收机的灵活性。软件无线电技术已被看成是3G及后3G时代的核心技术之一。软件是灵活的，因而对数字通信的研究也就很灵活。 DQPSK调制技术在QPSK调制技术基础上发展起来，是应用比较早的技术之一，现在已积累了很多成熟的研究。但在实际应用中，由于环境的复杂，新环境、新情况不断出现，都需要寻找新的解决方案。因此，在QFSK调制技术基础上，到现在己发展出了许多新的调制技术，如OQPSK、QPSK等。我国TDS-CDMA标准中也采用了QPSK调制技术，在时分通信的情况下又会有新的问题值得研究。可以说，对一种技术的研究要做到最好也就永无止尽。 第二章 DQPSK调制与解调原理分析2.1 DQPSK信号特点DQPSK信号相比QPSK信号，仅仅是载波相位所表示的信息不同，其它是一致的，因此DOPSK信号与OPSK信号特点很多是相同的。在数字相位调制中，任意信号的波形可表示为： (2.1) 上式中为信号脉冲波形，可以是方波也可以是其它波形，对于本文所述则是升余弦滤波器的响应波形。（2.1）式中为载波可能的M个相位，为载波频率，T为一个码元周期。在T时间内，这些信号应具有相同的信号能量，即： (2.2)对（2.1）式可以把它分解为正交分量的形式：即 的形式。其中： （2.3）若用向量形式表示：则，于是式（2.1）可进一步表示为： （2.4）其中 m=1,2,3,···，M上式即为任意相位调制信号的二维向量表示，对于QPSK信号取M=4即可。 (2.5) 式中为单位时间内的符号能量， 为载波角频率，为符号持续时间。原理上QPSK信号可以看成是两路正交的2PSK之和，因此可以用正交调制的方法得到QPSK信号，如图2.1所示。对于差分调制，图中仅是多了差分编码，即把信道编码的输出再进行一次差分编码即可。图2.1 QPSK正交调制原理图 图2.2 无限带宽时的QPSK信号图2.2给出了无限带宽时的QPSK信号波形，通信信息是通过载波相位跳变传递的。QPSK信号在相位跳变时会产生频谱扩散，在带限情况下由于扩散的频谱分量被抑制，因此跳变点出现包络凹陷。为清楚起见通常用星座图表示QPSK信号，有两种表示方式：一种以载波相位的 表示携带的信息，如图2.3（A）所示；另一种可由载波相位的 表示携带的信息，如图2.3（B）所示。根据星座图，可以计算出理想情况下QPSK可以容忍的最大信噪比。设图中箭号表示叠加在信号矢量上的噪声，在不发生符号混叠的情况下，噪声矢量为图中圆内部所在范围，因此可计算出最大信嗓比。 图2.3 QPSK星座图同样的方法可以算出BPSK为0dB，8PSK为6.02dB。由此可以知道QPSK信号的抗干扰能力是比较强的。BPSK最强因而在星际通信中经常被采用，但是QPSK一次可以传递2个符号，同样码速情况下传递的信息量是BPSK的2倍，这也是QPSK在许多环境中得到广泛应用的一个原因。此外考虑误码率，对于DQPSK调制由于是相对调制，因此有一个误码就会引起相邻码出现错误，即误码增值。因此相同条件下DQPSK比QPSK误码率高些，图2.4给出了DQPSK与QPSK误码率比较。另一方面考虑QPSK信号的功率谱密度分布，可由(2.6)式给出。式中点为比特能量，为载波频率，为比特周期。 (2.6) 图2.4 QPSK与DQPSK 误码率比较 图2.5 QPSK信号的功率谱绘出式（2.6）的频谱，如图2.5 所示。可知QPSK信号是频谱比较宽的信号。实际的数字通信系统，都需要考虑码间串扰，对于频带受限的基带传输系统，应该设计成无码间串扰（ISI）的系统，所以数字频带传输系统中必须进行无ISI的设计。具体的设计方法通常有两种，下面分别予以讨论。第一种：采用升余弦滤波器的无ISI方案。以QPSK为例，传输系统的框图为图2.6所示。图2.6 采用升余弦滤波器的无ISI方案图中，BPF在实际应用中常用于滤除带外噪声。基带发送与接受滤波器都采用平方根升余弦滤波器，具体讲，滤波器的幅频特性为，其中，为滚降因子，是的3dB带宽。相位特性采用线性函数，线性相位特性只引入时延，时延值根据具体应用来确定。这种设计能够同时满足无ISI与匹配接收的要求，因而达到最佳传输性能。传输系统总的频域特性呈升余弦形状。的最大带宽为，它应该小于等于LPF的带宽。假定带通信道的带宽为，要求，取，可见系统的码元传输率最高为，因此，对于M元系统，这种方案的频带利用率为，比如，对于2PSK/2ASK系统，；对于QPSK系统，。可知采用升余弦滤波器时，频带利用率通常高于采用NRZ方波的。另外，如果带通信道的带通不够平坦，为了获得良好的传输效果，还应该在图2.6的后，插入均衡器。第二种：采用部分响应系统的无ISI方案。仍以QPSK为例，传送系统的框图如图2.7所示。图2.7 采用部分响应系统的无ISI方案采用部分响应系统的优点是传输系统的频带利用率可以达到理论最大值，即，（它相当与基带系统的Baud/Hz）。相应的传输率为。2.2 差分编码与解码原理 数字相位调制中，若信号以绝对相位来表示携带信息的0和1，则接收机中就需要恢复出一个与发送端相位和频率完全一样的参考载波以便实现正确的解调。但这个参考载波很难做到同频同相，因此接收机容易出现信息的0，1倒置的情况。这个问题的解决可以通过差分编码来实现，差分编码的结果是把绝对相位调制变成相对相位调制，利用载波相位的相对跳变来表示传递信息，这样一来即使载波恢复时出现相位模糊也不会影响正确解调。在BPSK调制中是把载波相位的0和分别表示信息0和l，接收机要正确解调该信息就需要恢复出一个与发送端同频同相的参考载波。接收机中恢复出同频载波比较容易，但要做到同相就比较困难，一旦参考载波出现相位反转，解调的信息就出现0，1倒置。采用差分编码后可以克服这个问题。差分BPSK调制可以用图2.8表示。采用异或逻辑完成差分编码和解码，即把上一次的输出结果和本次输入求异或得到本次输出，它以相对码的形式传送信息，这样即使参考载波出现反转的情况也能实现信息的正确传送。 A，差分BPSK编码 B，差分BPSK译码 图2.8 DBPSK调制编码与解码原理QPSK调制也有载波恢复的难题，并且情况更复杂一些，但同样可以采用类似办法解决。在QPSK调制中差分编码有多种，常用的有自然差分编码和格雷(Gray)差分编码。由于QPSK调制每次传递2个符号，因此有4种相位状态，而差分编码是相对上一次状态的编码，本次输出也是4种状态，因此差分编码可能的状态共有16种。对图2.1所示正交方式实现的QPSK调制，采用格雷差分编码可以归纳为如下两种情况：若上次输出满足，则此次输出为： (2.7) 若上次输出满足，则此次输出为： （2.8） 式（2.7）和（2.8）中，表示异或运算，表示I路此次输出，表示I路上一次输出，其余类似。经过以上规则的对应，QPSK调制就转变成DQPSK调制。由式（2.7）和式（2.8）给出的编码关系可以发现格雷差分编码用硬件描述语言（VHDL）是容易实现的。这也是本文设计中采用的方法。从另外一个角度来看，若把格雷差分编码中的输入做符号对应：00 0 ，01 1， 10 3， 11 2 这样一来，格雷差分编码过程就可以看成是一个做模4的加法运算。即把上一次的结果与本次的输入先做符号对应，然后再做模4加法运算，得到的结果就是本次的输出。可表示为图2.9A所示结构。对于自然差分编码只要把符号对应规则修改一下变为：00 0，01 1，10 2，11 3这就实现了自然差分编码。这一概念其实是把二进制差分编码的概念推广到多进制。在DBPSK中异或运算其实就是模2加法运算，对应的DQPSK就是模4加法运算。 A，差分QPSK编码 B，差分QPSK译码 图2.9 DQPSK调制编码与解码原理QPSK差分编码的解码可按减法原理来获得。图2.9(B)给出了模4减法实现的差分解码运算原理，证明如下。对于接收端输入即是发送端输出因此有 （发送端输出）由图2.9（B）原理得到： (2.9) 这就是QPSK的差分解码，在图2.8（B）中DBPSK解码就是模2减法运算。另外一种QPSK解差分解码方案可以从DBPSK调制与解调原理得到。若把DQPSK中I、Q支路看成独立的DBPSK调制，这样用二进制差分解码运算同样可以实现DQPSK的差分解码。2.3 FPGA实现方案 根据对DQPSK调制与解调原理的分析，设计了采用FPGA实现的方案，整体实现原理如图2.10所示。方案中将调制器和解调器做在同一个FPGA内，以便缩小体积。FPGA外围是时钟源以及高速AD/DA。调制器输出接高速DA以实现数模转换，解调器的输入采用高速AD实现信号的采样。 考虑未来进一步设计时，需要解调的信号是衰落信号，信号会出现强弱起伏波动，但输入AD转换器的信号大小要稳定在某个幅度范围内才有足够的分辨力，因此设计了可变增益放大器(Variable Gain Amplifier)。初步考虑可控制增益范围为40dB。这个设计可以为进一步考虑无线通信时的调制与解调提供验证平台。 此外，考虑将来功能的扩展，比如变码速设计等。在外围电路上设计键盘和显示器以及预置键等。首先考虑0-9数字输入以及清除、确认这些功能。因此设计12个按键。再考虑到可将简单数字显示出来，设计4位LED数码显示器。整个设计的工作顺序为：首先完成调制器设计，然后进行实验调试，让调制器正常工作后设计解调器，利用调制器产生的信号调试解调器，通过调试、修改等办法最终完成整个设计。 图2.10 调制与解调的FPGA实现方案 第三章 DQPSK信号调制3.1 调制器总体设计方案DQPSK(differential quadri phase-shift keying，差分四相正交相移健控)调制解调方式以其抗干扰能力强、频带利用率高等优点，在现代数字通信系统如数字微波通信、等宽带无线通信等中得到广泛的应用。DQPSK是在QPSK(四相正交绝对调相)的基础上作的改进，它克服了QPSK信号载波的相位模糊问题，用相邻码元之间载波相位的相对变化来表示2位二进制数字信息。 调制器方框图如图3.1所示，信息源来的信码先通过串/并转换电路分成2路并行二进制信号，再送入差分编码器实现2路二进制(即四进制)的差分编码。再通过各个模块最终实现调制器。 图3.1 调制器原理图3.2 串并转换 该模块完成的功能是：把串行输入数据转换成码速减半的并行I、Q两路输出数据。具体而言即是将输入序号为奇数的码元分到I路，偶数序号的码元分到Q路，I、Q两路输出的数据在参考时钟下要同时有效。在Quartus II开发环境下对该模块进行了设计。思路如下：采用寄存器作缓冲输出。首先，把串行输入数据的奇数序号码元存储起来，并延时一个码元时间；在下一个码元(偶数序号)到来时刻，同时更新I路和Q路输出寄存器。即把先前输入的码元分配给I路，此刻输入的码元分配给Q路。其时序仿真见图3.2。 图3.2 串并转换时序仿真图3.2中串行数据从S_in输入，clk 上升沿有效。Ik、Qk分别为I路和Q路输出，clk_out为输出数据的参考时钟，下降沿有效。在图3.2中串行输入数据从复位信号reset置低后为：00001111111000···I路输出为： 0 0 1 1 1 0 0 ···Q路输出为： 0 0 1 1 1 1 0 ···在clk_out下降沿时刻I、Q两路数据有效，clk_out时钟比串行数据速度低一倍，把I、Q两路数据交错合并起来刚好是s_in输入信号，这表明输出的数据是符合要求的。3.3 差分编码采用格雷差分编码方法。按(2.7)和(2.8)式对串并转换的数据进行编码。利用寄存器把每次I、Q两路上一次输出的数据储存下来，然后判断I路与Q路数据的异或值是0还是l。根据编码规则：如果为0则执行(2.7)式的运算得出本次的输出，如果为l就执行(2.8)式的运算得出本次的输出。可计算出差分输出可能的情况，差分编码的本次输出和上一次输出有关，也和本次的输入有关。而每次是两个码元，因此每次输出和4个码元是相关的，共有16种可能状态，见表3.1，这里给出4种。采用VHDL语言实现该模块后，图3.3给出了时序仿真图。IIk、QQk分别为I路和Q路输入，IIk、QQk分别为I路和Q路输入，I_out、Q_out为I路和Q路差分编码的输出，时钟clk上升沿有效。reset为复位信号，复位结束后差分编码开始，每次clk时钟的上升沿就输出差分编码的结果。 可以看到输出是按(2.7)式和(2.8)式规则的。例如；连续输入0时，此时差分编码按(2.7)式运算，I路和Q路都不会产生相位跳变，因此调制输出也不会出现相位跳变I、O两路都输出为0。当连续输入1时，调制输出信号在每个码元间隔就会跳变一次，这个和图中的仿真一致。表3.1 差分编码输入输出对应表 0 00 00 11 01 10 00 11 01 10 11 01 1. 按第二章分析，此模块还可以按模4加法运算来实现。在图2.7（A）中给出了按模4加法实现的调制原理，其中的用寄存器即可实现。采用差分编码后，相位的相对跳变表示传送码的信息，具体见表3.2。根据相位的相对跳变，解调器可正确解调出对应信息。使用差分编码时需要注意，差分编码是相对编码，因此第一个数据只起参考作用，对信号解调来说一个数据是无法确定传送信息的。表3.2 差分编码与相对相位跳变对应关系 I、Q输入数据 相对相位跳变 I路 Q路 0 0 0 1 1 1 1 0 图3.3 差分编码时序仿真3.4 FIR滤波器设计数字滤波器正在迅速代替传统模拟滤波器，后者是利用RLC元器件和运算放大器实现的。模拟滤波器采用拉普拉斯变换的普通微分方程进行数字滤波，是在时域或S域内进行分析的。数字滤波器最为常用的就是线性时不变LTI滤波器。LTI与其输入信号之间的相互作用，经过一个称为线性卷积的过程。FIR滤波器的基本结构如是一个分节的延时线，把每一节的输出加权累加，得到滤波器的输出。数学上表示为：，其结构图如图3.4所示，它由用一条均匀间隔抽的延迟线上对抽头信号进行加权求和构成。 图3.4 FIR数字滤波器直接实现形式 FIR数字滤波器的系统函数是的多项式。其设计是一个数字逼近问题，即用一个因果稳定的系统函数去逼近给定的性能要求，以确定滤波器的系数。具有线性相位的FIR低通滤波器，其理想频率特性如下： 1 （3.1） 0 可以解得。 图3.5 FIR的时序仿真结果从图3.5 仿真图可以看出，系统的仿真结果完全符合要求，因此仿真结果是正确的。3.5 数字载波 数字接收机中，数字载波的产生一般采用NCO。在调制器上设计这样一个NCO，原理上是可行的，但考虑到调制器中载波频率是固定的，而且在本文设计中每周期采样8点，所以完全没有必要设计一个NCO来实现数字载波生成。于是采用了ROM查找表来生成正交载波。采用查找表(Look Up Table)结构后大大节约硬件资源。图3.6为本设计中数字载波实现的原理，图中把计数器的计数值作为ROM地址，计数器循环计数，从而实现循环查表产生正弦载波和余弦载波。这样就可以建立出对应ROM。其中正弦查找表的内容见表3.3。余弦查找表与此相似。 图3.6 数字载波生成原理 表3.3 正弦查找表 地址 ROM存储值10000 0000 0000 000020101 1010 1000 000130111 1111 1111 111140101 1010 1000 000150000 0000 0000 000061010 0101 0111 111171000 0000 0000 000181010 0101 0111 1111 FPGA内部的ROM具有很高的速度，结果显示时钟clk可以达到180MHz，每个时钟输出一个数据。按8点每周期查表运算，数字载波最高可到22.5MHz。实际上在全部模块整合时，综合后整个调制器的速度会比单独实现某一个模块的速度低，因此要做到22.5MHz的数字载波不太容易。本文中数字载波为3.2MHz、8点采样，因此ROM查找速度设计为25.6MHz。完成后整个调制器时钟最大速度可到96MHz。 第四章 DQPSK信号解调4.1 解调器总体方案 一个完整的解调器设计方案如图4.1所示。解调过程如下：经AD采样的信号和NCO输出的正交载波相乘后信号的频谱被搬移到0中频附近。此时数据流的速率比较高，采用了积分梳状滤波器进行低通滤波，同时进行8倍抽取，使数据速率降低到3.2MHz，最后用FIR滤波器进行匹配滤波获得基带信号。基带信号在符号判决器模块中获得解调，再由并/串转换得到输出数据。同步是解调器中关键的部分，解调器性能的好坏，绝大部分取决于同步系统工作性能的好坏，同步系统是解调器中最难设计的部分。本设计中同步系统包含两个部分：1，载波同步2，位定时同步 图4.1 解调器原理图解调器方案确定后，接下来进行各模块的设计，以下分别叙述。4.2 AD采样 AD采样要完成的任务是对模拟DQPSK信号进行数字化。首先，对采样原理做一简要叙述，主要分析AD采样后的信号频谱，以便数字下变频中各模块的设计。在现有的技术条件下AD采样速度还不能做到非常高，AD采样不可能做到对输入信号的完全过采样，因此实际的AD采样技术可分为过采样和欠采样两类。带通采样是软件无线电中常用的欠采样技术。本课题中主要对频率比较低的DQPSK进行采样，采样速度比较高，属于过采样。如图4.2所示。设输入信号为，采样间隔为，采样速度，满足Nyquist采样定理。假设输入信号的带宽为是带通信号，则采样速度。在本设计中DQPSK信号中心频率为3.2MHz，理论带宽150KHz，使用256MHz的AD采样，可见其速度已是很高的过采样。 图4.2 AD采样与频谱 图4.2中采样后输出： (4.1) 进行Fourier变换得AD采样输出信号频谱： （4.2） 由(4.2)式频谱函数可知，如果信号的频谱是带限的，则采样后输出频谱将以采样频率做周期延拓，图4.2右图为(4.2)式示意图。这说明AD采样不仅仅是把模拟信号离散数字化，而且采样还使输出信号中包含了大量的周期延拓的频谱分量。当采样速度越高时，周期延拓后的频谱之间距离越远，所以采样速度越高对设计滤波器而言，过渡带可以越宽，要实现抗混叠所需要的阶数就可以越小，这是有利的一面。另一方面，越高的采样率对滤波器处理速度要求也会越高，这是不利的一面。 AD采样的另外一种情况是欠采样。假定信号是调制在中频或者更高的某频率上，此时直接AD采样有较大困难。由于AD速度不能达到因而无法满足两倍过采样的最低要求。考虑实际有用信号是带限的，落在之间，AD采样的速度可以做到远远大于带宽，此时欠采样也能达到采样目的。利用带通采样技术，只要采样速度满足。即AD采样速度大于信号带宽的2倍以上，但可以。这种情况下仍旧可以实现对调制信号的正确抽样。带通采样相对信号载频是欠采样，相对调制信号是过采样。与式(4.1)、(4.2)分析类似，可计算出采样后的频谱。AD采样后输出的频谱仍旧是周期延拓的。可以把原信号频谱搬移到零中频附近，在延拓的信号频谱中选择任意一部分做处理就可以完成对调制信号的分析。因此这时的AD采样不仅实现抽样和量化，同时还具有数字下变频作用。应用带通AD采样时要注意QPSK信号的频谱是非对称性的，一般AD采样做数字下变频是把QPSK信号搬移到靠近零频率附近，但不是搬移到零频率上。如果搬移到零中频，频谱将出现混叠，引起失真。此外带通采样还要注意频谱搬移后的频谱反折问题。4.3 同步设计4.3.1 COSTAS载波跟踪环载波跟踪是解调器中关键的部分，载波恢复出来后解调器才可能进行相干解调。图4.3是本设计中采用的Costas载波恢复环路结构，图中Sgn(·)为符号函数，表示模二加，表示乘法。 图4.3 数字载波跟踪环结构 其工作原理可以看成是一个数字锁相环。首先对该环路进行原理分析，以便设计和参数计算。Costas环有多种，采用图4.3的结构在FPGA实现时，有较好的可调试能力，这对工程实现有利，这将在下面分析中看到。 设AD采样输入的QPSK信号为： （4.3）NCO输出信号为： （4.4） （4.5）经过正交相干解调后低通滤波抑制了高频分量，此时输出： （4.6） （4.7）式中，于是与为： （4.8） （4.9）根据图4.10，可以求出NCO误差控制信号u(n): （4.10） 若把图4.3中的NCO、F(z)除外，再把锁相环的基本结构进行比较，可以看出其它部件在本质上其实就是锁相环的一个鉴相器，因此Costas载波跟踪环等效于一个锁相环。其结构可以简化为图4.4所示结构。式(4.10)就是该锁相环的鉴相特性。在范围内，它有4个相位稳定点分别为，因此环路有4重相位模糊度，但差分编码已经解决了此相位模糊带来的问题。(4.10)式得出的误差控制表达式没有包含关于I、Q路信号的幅度信息，这是很大的优点。当实际工程实现时改变滤波器参数，可能影响I、Q两路的输出信号大小，但运算过程是只取输出信号的符号，因此不会影响载波跟踪环参数，使载波跟踪环可以按独立单元设计，增强了可调试能力，便于工程实现，这是很大的好处。 图4.4 Costas 载波跟踪环等效结构 对于解调器的载波跟踪环，其性能主要有三个指标来衡量，即：捕获时间、稳态相差、同步保持时间，这三个方面。捕获时间指信号加入后锁相环达到锁定所需要的时间，这个参数越小越好。越小表明锁相环捕获速度快，可实现突发数据传输的相干解调。稳态相差，指锁定后锁相环输出载波相位与输入载波相位差。一阶锁相环在这里存在稳态相差，因此不能用于载波跟踪。二阶锁相环在这里理论上稳态相差为零，所以二阶锁相环可以作为载波跟踪环。高阶锁相环稳态相差也可以为零，但设计难度大，不易设计。同步保持时间，指失锁后锁相环仍能保持锁定的持续时间，这个时间因该越大越好，越大表明锁相环在丢失同步信息的情况下也可以正确同步，因而解调信息稳定可靠。但是，通常这几个方面是相互影响的，所以设计这样的锁相环难度比较大。本文所设计的载波跟踪环，环路滤波器是一阶的，因此属于二阶锁相环。 图4.4是Costas载波跟踪环等效结构。鉴相器特性由式(4.10)给出。在FPGA中环路低通滤波器F(z)采用图4.5所示的一阶积分环路滤波器，理论上该结构可以跟踪无限宽的频率范围，但实际上由于位数的限制不可能做到无限带宽的跟踪。该滤波器其实是由模拟一阶理想积分滤波器演变而来的。把模拟一阶积分环路滤波器式(4.15)做线性变换，即成为z域的数字滤波器，后面将推导这一过程。整个跟踪环路关键点是设计出环路滤波器，而环路滤波器设计中关键点是求出滤波器系数C1，C2的值，一旦求出系数则设计即刻完成。 采用图4.5所示环路滤波器后，Costas载波跟踪环可等效为一个采用理想积分滤波器的二阶锁相环。根据锁相环的线性化模型原理，Z域中可以把NCO模型化为数字累加器，其传递函数表示为式（4.11）。 图4.5 环路滤波器结构NCO传递函数：（其中为NCO压控灵敏度） （4.11）图4.12 中环路滤波器传递函数： （4.12）按线性化PLL传递函数：（其中为鉴检相器增益） （4.13）将（4.28）及（4.29）式，于是得到Costas载波跟踪环的传递函数H(z): （4.14）在模拟系统中一阶理想积分环路滤波传递函数可写为： （4.15）对式（4.15）实施双线性变换，并令及这就是式（4.12）。其中T为采样间隔。上面已经提到该环路滤波器是由模拟一阶滤波器演变而来的即F(z)是F(s)双线性变换得到的。同样原理，把模拟PLL传递函数做双线性变换到Z域中，这样就可以求出环路滤波器系数。4.3.2 位定时同步 位定时同步完成的功能为：使解调器在判决符号时有最佳判决时刻。在BPSK及QPSK接收机中多采用数字锁相环来实现位定时跟踪，定时误差的获得可采用Garden提出的算法。该方法在实际运用中比较广，主要优点是；采样点少、易于高速实现，且具有检测性能不受载波相位恢复影响的特点。该算法可以由最大似然准则推导出来。式(4.16)为Garden算法提出的定时误差检测表达式。 （4.16）本课题中位定时同步模块设计采用了一种简便的办法，原理上和Garden算法类似。利用边沿检测并结合数字锁相环来实现，如图4.6所示。数字锁相环锁定的目标是边沿检测模块输出的脉冲。在边沿检测模块中，采用Garden算法原理并做简化，对已经解调出来的数字基带信号在符号跳变点做定时误差判决，输出边沿脉冲，该脉冲提供给数字锁相环做同步跟踪用。 图4.6 位同步实现原理4.4 差分解码本文采用延迟相干算法来实现差分编码的解码，该算法比较简洁，原理见图4.7所示。简述如下：I、Q两路基带信号输入后，分两路，一路做旋转，并延迟一个码元时间，然后与原信号相乘。旋转延迟输出信号的另一路则与另一个通道的信号相乘，最后褥到数据的点积项和叉积项。判决器把输出的数据进行符号判定。表4.1为判决方法。该判决规则与前面的差分编码刚好对应起来，实现差分编码的解码。在图4.7中旋转的角度也可以是，此时判决规则需要做相应改变即可。在下面的推导中为了方便，系数没有归一化，但为了说明该原理最后的结果是归一化的。 图4.7 延迟相干解差分编码原理图I、Q两路信号旋转后： （4.17）令： （4.18）延迟一个码元后：对输入的QPSK信号有： （4.19）其中： 于是可求得连续符号间复共轭乘积输出： （4.20） （4.21） （4.22）其中：表示调制器调制引起的相邻呼号间相差，并认为参考载波相位误差为零。在本文设计中采用了格雷差分编码，因此相对相位跳变取根据上述可确定出符号判决规则，见表4.1所示。于是差分解码可得到实现，与表3.2对应。本文此部分设计还需要下一步的工作才能最后完成。表4.1 差分解码对应表（） 判决输出（I、Q） + + 00 - + 01 - - 11 + - 10 在上面的差分解码中是把相位旋转，实际上还可以做旋转此时差分解码对应表作相对改变即可，表4.2为做旋转后的判决规则，这与麦3.2也是对应的表4.2 差分解码对应表（） 判决输出（I、Q） + - 00 + + 01 - + 11 - - 104.5 并串转换 并串转换的功能和调制器中的串并转换情况刚好相反，它把I、Q两路送过来的解调数据转换成串行输出。串行输出数据的速度是I、Q两路输出数据流速度的两倍。采用VHDL语言编写，在时序上与差分解码中的时钟相配合，以便正确地工作。图4.8是并串转换的时序仿真。 在图中clk：输入时钟clr：清零，低电平有效data_p0：地址端口（由图可得，这里FPGA的地址为11111010）数据低八位,Data_p2：数据高八位（这里需要进行串化的并行数据为P2&P0，图中为1011011001001101）,wr：写使能,低有效,q：串行输出s_clk：串行输出同步脉冲ld：并串转换结束标志根据仿真图，可以知道该设计能够完成并串转换。 图4.8 串并转换时序仿真总 结 本文主要对DQPSK调制与解调算法在FPGA上的实现进行了研究，同时做了比较细致的计算机仿真。软件部分，调制器已完成串并转换、差分编码、FIR滤波、数字载波等模块。解调器且前已完成滤波器、位定时同步、并串转换等，解调器的载波同步功能已能实现。硬件部分，由于工作量较大，还需进一步研究，创新方面，本文主要对码定时同步作了改进和创新设计。最后进行了实验测试与分析。 总体上，全文完成了大部分设计工作，做了相关测试与分析，设计上有一定的改进和创新。总结全文所做的工作，本设计中需要改进和完善的地方归纳如下：1.NCO设计需要深入。下一步工作是设计出该NCO，但在FPGA内由于ROM较小，要设计分辨位数26bit的NCO，就不能采用简单的查找表方法，需