第5章-存储系统和结构(终)课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,中国计算机学会,“21世纪大学本科计算机专业系列教材”,计算机组成原理,2024/11/29,1,中国计算机学会“21世纪大学本科计算机专业系列教材”,第,5,章存储系统和结构,2024/11/29,2,第5章存储系统和结构2023/6/122,本章学习内容,5.1,存储系统的组成,5.2 主存储器的组织,5.3 半导体随机存储器和只读存储器,5.4 主存储器的连接与控制,5.5 提高主存读写速度的技术,5.6 多体交叉存储技术,5.7 高速缓冲存储器,5.8 虚拟存储器,2024/11/29,3,本章学习内容5.1 存储系统的组成2023/6/123,本章学习要求,了解：存储器的分类方法和存储系统的层次,理解：主存储器的基本结构、存储单元和主存储器的主要技术指标,掌握：数据在主存中的存放方法,了解：半导体随机存储器（静态,RAM,和动态,RAM）,的基本存储原理,理解：动态,RAM,的刷新,了解：,RAM,芯片的基本结构,理解：各种不同类型的,ROM,掌握：主存储器容量的各种扩展方法,理解：主存储器和,CPU,的软连接,了解：,Cache,存储系统和虚拟存储器的概念,2024/11/29,4,本章学习要求了解：存储器的分类方法和存储系统的层次2023/,5.1,存储系统的组成,存储系统和存储器是两个不同的概念，下面首先介绍各种不同用途的存储器，然后讨论它们是如何构成一个存储系统的。,2024/11/29,5,5.1 存储系统的组成 存储系统和存储,5.1.1,存储器分类,1,.按存储器在计算机系统中的作用分类,高速缓冲存储器,高速缓冲存储器用来存放正在执行的程序段和数据,。高速缓冲存储器的存取速度可以与,CPU,的速度相匹配，但存储容量较小，价格较高。,主存储器,主存用来存放计算机运行期间所需要的程序和数据,，,CPU,可直接随机地进行读,/,写访问。,2024/11/29,6,5.1.1 存储器分类 1.按存储器在计算机系统中的作用分类,1,.按存储器在计算机系统中的作用分类（续）,辅助存储器,辅助存储器用来存放当前暂不参与运行的程序和数据以及一些需要永久性保存的信息,。辅存设在主机外部，,CPU,不能直接访问它。辅存中的信息必须通过专门的程序调入主存后，,CPU,才能使用。,2024/11/29,7,1.按存储器在计算机系统中的作用分类（续） 辅助存储器20,随机存取存储器,RAM,CPU,可以对存储器中的内容随机地存取，,CPU,对任何一个存储单元的写入和读出时间是一样的，即存取时间相同，与其所处的物理位置无关。,只读存储器,ROM,ROM,可以看作,RAM,的一种特殊形式，其特点是：存储器的内容只能随机读出而不能写入。这类存储器常用来存放那些不需要改变的信息。,2.,按存取方式分类,2024/11/29,8,随机存取存储器RAM2.按存取方式分类 2023/6/12,顺序存取存储器,SAM,SAM,的内容只能按某种顺序存取，存取时间的长短与信息在存储体上的物理位置有关，所以,SAM,只能用平均存取时间作为衡量存取速度的指标。,直接存取存储器,DAM,DAM,既不像,RAM,那样能随机地访问任一个存储单元，也不像,SAM,那样完全按顺序存取，而是介于两者之间。当要存取所需的信息时，第一步直接指向整个存储器中的某个小区域；第二步在小区域内顺序检索或等待，直至找到目的地后再进行读,/,写操作。,2.,按存取方式分类（续）,2024/11/29,9,顺序存取存储器SAM 2.按存取方式分类（续）2023/6,磁芯存储器,采用磁性材料，利用两种不同的剩磁状态表示“1”或“0”。,半导体存储器,采用半导体器件制造的存储器，主要有,MOS,型存储器和双极型存储器两大类。,MOS,型存储器集成度高、功耗低、价格便宜、存取速度较慢；双极型存储器存取速度快、集成度较低、功耗较大、成本较高。,3.,按存储介质分类,2024/11/29,10,磁芯存储器3.按存储介质分类2023/6/1210,磁表面存储器,在金属或塑料基体上，涂复一层磁性材料，用磁层存储信息，常见的有磁盘、磁带等。由于它的容量大、价格低、存取速度慢，故多用作辅助存储器。,光存储器,采用激光技术控制访问的存储器，一般分为只读式、一次写入式、可读写式,3,种，它们的存储容量都很大，是目前使用非常广泛的辅助存储器。,3.,按存储介质分类（续）,2024/11/29,11,磁表面存储器3.按存储介质分类（续）2023/6/1211,易失性存储器,断电后，存储信息即消失的存储器,非易失性存储器,断电后信息仍然保存的存储器,如果某个存储单元所存储的信息被读出时，原存信息将被破坏，则称破坏性读出；如果读出时，被读单元原存信息不被破坏，则称非破坏性读出。具有破坏性读出的存储器，每当一次读出操作之后，必须紧接一个重写（再生）的操作，以便恢复被破坏的信息。,4.按信息的可保存性分类,2024/11/29,12,易失性存储器4.按信息的可保存性分类 2023/6/1212,5.1.2,存储系统层次结构,为了解决存储容量、存取速度和价格之间的矛盾，通常把各种不同存储容量、不同存取速度的存储器，按一定的体系结构组织起来，形成一个统一整体的存储系统。,2024/11/29,13,5.1.2 存储系统层次结构 为了解决,多级存储层次,图5-1 多级存储层次,2024/11/29,14,多级存储层次图5-1 多级存储层次2023/6/1214,Cache,主存存储层次（,Cache,存储系统）,Cache,存储系统是为解决主存速度不足而提出来的。从,CPU,看，速度接近,Cache,的速度，容量是主存的容量，每位价格接近于主存的价格。由于,Cache,存储系统全部用硬件来调度，因此它,对系统程序员和系统程序员都是透明的,。,图5-2(,a),Cache,存储系统,2024/11/29,15,Cache主存存储层次（Cache存储系统）,主存,辅存存储层次（虚拟存储系统）,虚拟存储系统是为解决主存容量不足而提出来的。从,CPU,看，速度接近主存的速度，容量是虚拟的地址空间，每位价格是接近于辅存的价格。由于虚拟存储系统需要通过操作系统来调度，因此,对系统程序员是不透明的，但对应用程序员是透明的,。,图5-2(,b),虚拟存储系统,2024/11/29,16,主存辅存存储层次（虚拟存储系统）,计算机中存储器的层次结构,cache,主存,(RAM,和,ROM),外存储器（软盘、硬盘、光盘）,后备存储器（磁带库、光盘库）,内存储器,外存储器,寄存器,典型容量,1KB,1MB,256MB,1GB,40GB,200GB,10TB,100TB,典型存取时间,1ns(0.51cycle,),2ns(13cycle),10ns(10100cycle),10ms (10100c),10 s,2024/11/29,17,计算机中存储器的层次结构cache主存(RAM和ROM)外存,传统存储器分级体系结构,五层金字塔形分层系统从上到下的特点：,1,.,每位价格降低,2,.,容量增大,3,.,存取时间增大,4 .,访问频度降低,Traditional Memory Hierarchy,传统结构,2024/11/29,18,传统存储器分级体系结构五层金字塔形分层系统从上到下的特点：T,现代存储器分级体系结构,Contemporary Memory Hierarchy,（现代结构）,开辟一部分内存区，用作“,Disk Cache,”，用于存放将被送到磁盘上的数据。,引入“,Disk Cache,”的好处：,(1)写盘时按“簇”进行，以避免频繁地小块数据写盘。,(2)有些中间结果数据在写回盘之前可被快速地再次使用。,2024/11/29,19,现代存储器分级体系结构Contemporary Memory,内存与外存的关系及比较,内存储器（简称内存或主存）,存取速度快,成本高、容量相对较小,直接与,CPU,连接，,CPU,对内存中的指令及数据进行读、写操作,属于,易失,性存储器(,volatile,)，用于临时存放正在运行的程序和数据,内存储器,外存储器,CPU,指令1,指令2,指令,k,指令,n,程序,数据1,数据2,数据,m,数据,程序和数据从外存成批传送到内存,CPU,从内存中逐条读取指令及相关数据,将指令处理结果送回内存保存,将处理结果成批传送到外存以长久保存,逐条执行指令，按指令要求完成对数据的运算和处理,外存储器（简称,外存,或辅存）,存取速度慢,成本低、容量很大,不与,CPU,直接连接，先传送到内存，然后才能被,CPU,使用。,属于非易失性存储器(,Nonvolatile,)，用于长久存放系统中几乎所有的信息,2024/11/29,20,内存与外存的关系及比较内存储器（简称内存或主存）内存储器外存,5.2存储器的基本构成,存储器的基本构成,存储矩阵,由若干存储单元排列成矩阵形式,地址译码器,根据地址输入，在存储矩阵中选出指定的存储单元，把数据送往输出缓冲器,输出缓冲器,增加数据输出负载能力，同时提供三态控制，以便和系统总线相连,2024/11/29,21,5.2存储器的基本构成存储器的基本构成2023/6/1221,地址寄存器,地址译码器,读写控制电路,控制线,读,/,写控制信号,记忆单元,数据线,读,/,写的数据,(64,位,),主存地址,地址线,(36,位,),01101001,10101010,存储内容,00001,00000,00010,00011,00100,11110,11111,存储,单元,地址,MDR,MAR,CPU,MM,主存的结构,一个存储器由许多存储单元组成，每个存储单元存放,1,位二进制值数据。,2024/11/29,22,地址寄存器地址译码器读写控制电路控制线读/写控制信号记忆单元,1存储体,存储体,是一个由存储单元按照一定规则排列起来的存储阵列,存储体是存储器的核心，是存储信息的实体,2024/11/29,23,1存储体存储体是一个由存储单元按照一定规则排列起来的存储阵,2寻址系统,寻址系统,就是读出和写入信息的地址选择机构，包括存储器地址寄存器（,MAR,）和地址译码器,地址译码器,接收来自地址寄存器的,n,位地址，经译码后产生,2,n,个地址选择信号，并从,2,n,个单元中选出一个单元,通常用,X,选择线,（行线）和,Y,选择线,（列线）的交叉来选择所需要的单元,存储器地址寄存器,MAR,具有地址缓冲功能，可使,CPU,和主存的速度都得到充分发挥和提高,MAR,从功能上看属于主存，但在一些微型机中常被放在,CPU,内，并可兼作别用,在速度要求较高的计算机中，,CPU,与主存中都设有地址寄存器,2024/11/29,24,2寻址系统寻址系统就是读出和写入信息的地址选择机构，包括存,3存储器数据寄存器（MDR）,一般把,存储器数据寄存器,MDR,作为存储器接收输入数据和发出输出数据用的数据缓冲器件,在数据传送中可以起到,数据缓冲,作用，使,CPU,与主存速度相匹配，从而使两者的速度都能得到发挥和提高,2024/11/29,25,3存储器数据寄存器（MDR）一般把存储器数据寄存器MDR作,4读写系统,包括写入信息和读出信息所需线路,写入,信息所需线路包括写入线路、写驱动器等,读出,信息所需线路包括读出线路、读驱动器和读出放大器等,2024/11/29,26,4读写系统包括写入信息和读出信息所需线路2023/6/12,5控制线路,无论是读或写操作，都需要由一系列明确规定的连续操作步骤来完成,存储器控制线路,主存时序线路、时钟脉冲线路、读逻辑控制线路、写或重写逻辑控制线路以及动态存储器的定时刷新线路等,存储器控制线路控制逻辑电路接收片选信号,CS,（,Chip Select,）及来自,CPU,的读,/,写控制信号，形成芯片内部控制信号，并控制数据的读出和写入,2024/11/29,27,5控制线路无论是读或写操作，都需要由一系列明确规定的连续操,5.2.2 主存储器的存储单元 （续）,IBM 370,机是字长为32位的计算机，主存按字节编址，每一个存储字包含4个单独编址的存储字节，它被称为,大端方案,，即字地址等于最高有效字节地址，且字地址总是等于4的整数倍，,正好用地址码的最末两位来区分同一个字的4个字节,。,图5-4(,a),2024/11/29,28,5.2.2 主存储器的存储单元 （续）,5.2.2 主存储器的存储单元 （续）,PDP-11,机是字长为16位的计算机，主存也按字节编址，每一个存储字包含2个单独编址的存储字节，它被称为,小端方案,，即字地址等于最低有效字节地址，,且字地址总是等于2的整数倍，正好用地址码的最末1位来区分同一个字的两个字节。,图5-4 (,b),2024/11/29,29,5.2.2 主存储器的存储单元 （续）,5.2.3 主存储器的主要技术指标,1.存储容量,对于字节编址的计算机，以字节数来表示存储容量；对于字编址的计算机，以字数与其字长的乘积来表示存储容量。如某机的主存容量为64,K16，,表示它有64,K,个存储单元，每个存储单元的字长为16位，若改用字节数表示，则可记为128,K,字节（128,KB）。,2024/11/29,30,5.2.3 主存储器的主要技术指标 1.存储容量2023/6,2.存取速度, 存取时间,T,a,存取时间又称为访问时间或读写时间，它是,指从启动一次存储器操作到完成该操作所经历的时间,。,例如：,读出时间是指从,CPU,向主存发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间；,写入时间是指从,CPU,向主存发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。显然,T,a,越小，存取速度越快。,2024/11/29,31,2.存取速度 存取时间Ta2023/6/1231,2.存取速度（续）, 存取周期,T,m,存取周期又可称作读写周期、访内周期，是指,主存进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间,。,一般情况下，,T,m,T,a,。,因为对于任何一种存储器，在读写操作之后，总要有一段恢复内部状态的复原时间。对于破坏性读出的,RAM，,存取周期往往比存取时间要大得多，甚至可以达到,T,m,=2T,a,，,这是因为存储器中的信息读出后需要马上进行重写（再生）。,2024/11/29,32,2.存取速度（续） 存取周期Tm2023/6/1232,2.存取速度（续）, 主存带宽,B,m,主存的带宽又称为数据传输率，表示每秒从主存进出信息的最大数量，单位为字每秒或字节每秒或位每秒。,目前，主存提供信息的速度还跟不上,CPU,处理指令和数据的速度，所以，主存的带宽是改善计算机系统瓶颈的一个关键因素。为了提高主存的带宽，可以采取的措施有：,缩短存取周期；,增加存储字长；,增加存储体。,2024/11/29,33,2.存取速度（续） 主存带宽Bm2023/6/1233,3.可靠性,可靠性是指在规定的时间内，存储器无故障读写的概率。通常，用平均无故障时间,MTBF,来衡量可靠性。,4.功耗,功耗是一个不可忽视的问题，它反映了存储器件耗电的多少，同时也反映了其发热的程度。通常希望功耗要小，这对存储器件的工作稳定性有好处。大多数半导体存储器的工作功耗与维持功耗是不同的，后者大大地小于前者。,2024/11/29,34,3.可靠性 可靠性是指在规定的时间内，,5.2.4 数据在主存中的存放,在采用字节编址的情况下，数据在主存储器中的3种不同存放方法。设存储字长为64位（8个字节），即一个存取周期最多能够从主存读或写64位数据。读写的数据有4种不同长度，它们分别是字节（8位）、半字（16位）、单字（32位）和双字（64位）。请注意：此例中数据字长（32位）不等于存储字长（64位）。,字节,半,字,单,字,双,字,2024/11/29,35,5.2.4 数据在主存中的存放 在采,主存储器通常分为,RAM,和,ROM,两大部分。,RAM,可读可写,ROM,只能读不能写。,5.3 半导体随机存储器和只读存储器,2024/11/29,36,主存储器通常分为5.3 半导体随机存储器和只读存储器20,内存储器的分类及应用,内存由半导体存储器芯片组成，芯片有多种类型：,半导体存储器,只读,存储器(,ROM),随机存取存储器(,RAM),静态存储器,SRAM,动态存储器,DRAM,不可在线改写内容的,ROM,闪存（,Flash ROM）,（用作,Cache,）,（用作主存储器）,每个存储单元(,cell),由6个晶体管组成,只要加上电源，信息就能一直保持,对电器干扰相对不很敏感,比,DRAM,更快，也更贵,每个存储单元由1个电容和1个晶体管组成.,每隔一段时间必须刷新一次,对电器干扰比较敏感,比,SRAM,慢，但便宜,（用作,BIOS,）,2024/11/29,37,内存储器的分类及应用内存由半导体存储器芯片组成，芯片有多种类,MOS,M,OS,（,Metal-Oxide-Semiconductor,）即半导体金属氧化物，它是,集成电路,中的材料，现在也可指代芯片。,MOS,内部的结构和,三极管,差不多，由,P-N,结构成。由于正负离子的作用，在,MOS,内部形成了耗尽层和沟道，耗尽层里的正负离子相互综合，达到了稳定的状态，而沟道是电子流通的,渠道,，耗尽层和沟道一般是相对的，耗尽层窄了，沟道就宽了，反之亦然。,MOS,器件分为,NMOS,和,PMOS,而,CMOS,是指互补的,MOS,管组成的电路，也就是,PMOS,NMOS,组成,NMOS,是指沟道在栅电压控制下,p,型衬底反型变成,n,沟道，靠电子的流动,PMOS,是指,n,型,p,沟道，靠空穴的流动,2024/11/29,38,MOSMOS（Metal-Oxide-Semiconduct,双极型晶体管与场效应晶体管,双极型晶体管是由两种极性的载流子，即多数载流子和反极性的少数载流子参与导电，因此称为双极型晶体管。,场效应晶体管（,Field Effect Transistor,缩写（,FET,）简称场效应管。是由多数载流子参与导电，它与双极型相反，也称为单极型晶体管。,2024/11/29,39,双极型晶体管与场效应晶体管双极型晶体管是由两种极性的载流子，,场效应晶体管,在两个高掺杂的,P,区中间，夹着一层低掺杂的,N,区（,N,区一般做得很薄），形成了两个,PN,结。在,N,区的两端各做一个欧姆接触电极，在两个,P,区上也做上欧姆电极，并把这两,P,区连起来，就构成了一个场效应管。,2024/11/29,40,场效应晶体管在两个高掺杂的P区中间，夹着一层低掺杂的N区（N,场效应晶体管,2024/11/29,41,场效应晶体管2023/6/1241,记忆单元,存放一个二进制位的物理器件,记忆单元是存储器的最基本构件，地址码相同的多个记忆单元构成一个存储单元。,记忆单元可以由各种材料制成，但最常见的由,MOS,电路组成。,RAM,又可分为静态,RAM，,即,SRAM（Static RAM）,和动态,RAM，,即,DRAM（Dynamic RAM）,两种。,5.3.1,RAM,记忆单元电路,2024/11/29,42,记忆单元5.3.1 RAM记忆单元电路2023/6/124,1. 6管,SRAM,记忆单元电路,SRAM,记忆单元是用双稳态触发器来记忆信息的，如图所示,T1T6,管构成一个记忆单元的主体,T1、T2,管构成存储信息的双稳态触发器,T3、T4,管构成门控电路，控制读写操作,T5、T6,是,T1、T2,管的负载管,T1,截止，,T2,导通（,A=1,，,B=0,）表示存储“,1”,；,T1,导通，,T2,截止（,A=0,，,B=1,）表示存储“,0”,；,SRAM,的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。,当字线为高电平时，记忆单元未被选中，,T3,，,T4,截止，触发器与位线隔开，原存储信息不会改变，称为保持状态；,当字线为低电平时，记忆单元被选中，,T3,，,T4,导通，可进行读写，位线,I/O,被称为读写“,1”,线，位线,I/O,被称为读写“,0”,线；,读操作：,T3,，,T4,导通，,A,B,点与位线相连，若记忆单元原存“,1”,，,I/O,输出高电平，（,I/O,）输出低电平，完成读“,1”,操作；若记忆单元原存“,0”,，则,I/0,输出低电平，（,I/O,）输出高电平，完成读“,0”,操作；,写操作：若写“,1”,，,I/O,线上输入高电平，（,I/O,）线上输入低电平，通过,T3,，,T4,管迫使,T1,截止，,T2,导通，完成写“,1”,操作；若写“,0”,则相反。,2024/11/29,43,1. 6管SRAM记忆单元电路 SRAM记忆单元是用双稳态触,2. 4管,DRAM,记忆单元电路,将前述6管,SRAM,记忆单元电路中的两个负载管（,T,5,、T,6,）,去掉，便形成4管,DRAM,记忆单元电路。,负载回路断开后，保持状态时没有外加电源供电，因而,T,1,、T,2,管不再构成双稳态触发器，所以动态,MOS,记忆单元是靠,MOS,电路中的栅极电容,C,1,、C,2,来存储信息的。,DRAM,集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统。,2024/11/29,44,2. 4管DRAM记忆单元电路 将前述6管SRAM记忆单元电,3.单管,DRAM,记忆单元,进一步减少记忆单元中,MOS,管的数目可形成更简单的3管,DRAM,记忆单元或单管,DRAM,记忆单元。,单管动态记忆单元由一个,MOS,管,T,1,和一个存储电容,C,构成。,显然，单管,DRAM,记忆单元与4管,DRAM,记忆单元比较，具有功耗更小、集成度更高的优点。,2024/11/29,45,3.单管DRAM记忆单元 进一步减少记忆单元中MOS管的数目,1.刷新间隔,为了维持,DRAM,记忆单元的存储信息，每隔一定时间必须刷新。,刷新和重写（再生）是两个完全不同的概念，切不可加以混淆。,重写是,随机的,，某个存储单元只有在破坏性读出之后才需要重写。,刷新是,定时的,，即使许多记忆单元长期未被访问，若不及时补充电荷的话，信息也会丢失。,重写一般是,按存储单元进行,的，而刷新通常以存储体矩阵中的,一行为单位进行,的。,5.3.2 动态,RAM,的刷新,2024/11/29,46,1.刷新间隔5.3.2 动态RAM的刷新2023/6/124,2.刷新方式,集中刷新方式,在允许的最大刷新间隔（如2,ms）,内，按照存储芯片容量的大小集中安排若干个刷新周期，刷新时停止读写操作。,刷新时间=存储矩阵行数刷新周期,注：刷新周期是指刷新一行所需要的时间，由于刷新过程就是“假读”的过程，所以刷新周期就等于存取周期。,2024/11/29,47,2.刷新方式 集中刷新方式2023/6/1247,2.刷新方式（续）,对具有1024个记忆单元（3232的存储矩阵）的存储芯片进行刷新，刷新是按行进行的，且每刷新一行占用一个存取周期，所以共需32个周期以完成全部记忆单元的刷新。假设存取周期为500,ns（0.5,s），,从03967个周期内进行读写操作或保持，而从39683999这最后32个周期集中安排刷新操作。,图5-9 集中刷新方式示意图,刷新间隔（2,ms）,读写操作,刷新,0,1,3967,3968,3999,3968个周期（1984 ,s）,32个周期（16 ,s）,2024/11/29,48,2.刷新方式（续） 对具有1024个记,2.刷新方式（续）,集中刷新方式的优点,读写操作时不受刷新工作的影响，因此系统的存取速度比较高。,缺点,在集中刷新期间必须停止读写，这一段时间称为“死区”，而且存储容量越大，死区就越长。,2024/11/29,49,2.刷新方式（续） 集中刷新方式的优点2023/6/1249,2.刷新方式（续）,分散刷新方式,分散刷新是指把刷新操作分散到每个存取周期内进行,缺点,增加了系统的存取周期，,如存储芯片的存取周期为0.5,s，,则系统的存取周期应为1,s。,我们仍以前述的3232矩阵为例，整个存储芯片刷新一遍需要32,s,。,图5-10 分散刷新方式示意图,刷新间隔（32,s）,周期0,周期1,周期31,读写,读写,读写,刷新,刷新,刷新,2024/11/29,50,2.刷新方式（续） 分散刷新方式刷新间隔（32 s）周期,2.刷新方式（续）,这种刷新方式没有死区，但是，它也有很明显的缺点，第一是加长了系统的存取周期，降低了整机的速度；第二是刷新过于频繁（本例中每32,s,就重复刷新一遍），尤其是当存储容量比较小的情况下，没有充分利用所允许的最大刷新间隔（2,ms）。,2024/11/29,51,2.刷新方式（续） 这种刷新方式没有死,2.刷新方式（续）,异步刷新方式,该刷新方式是前两种方式的结合，它充分利用了最大刷新间隔时间，把刷新操作平均分配到整个最大刷新间隔时间内进行，故有：,相邻两行的刷新间隔,=,最大刷新间隔时间行数,对于3232矩阵，在2,ms,内需要将32行刷新一遍，所以相邻两行的刷新时间间隔=2,ms32=62.5,s，,即每隔62.5,s,安排一个刷新周期。在刷新时封锁读写。,2024/11/29,52,2.刷新方式（续） 异步刷新方式2023/6/1252,2.刷新方式（续）,图5-11 异步刷新方式示意图,异步刷新方式虽然也有死区，但比集中刷新方式的死区小得多，仅为0.5,s。,这样可以避免使,CPU,连续等待过长的时间，而且减少了刷新次数，是比较实用的一种刷新方式。,刷新间隔（2,ms）,读写,读写,读写,刷新,刷新,刷新,62,s,0.5,s,62.5,s,62.5,s,2024/11/29,53,2.刷新方式（续）图5-11 异步刷新方式示意图刷新间隔（2,为了控制刷新，往往需要增加刷新控制电路。刷新控制电路的主要任务是解决刷新和,CPU,访问存储器之间的矛盾。通常，当刷新请求和访存请求同时发生时，应优先进行刷新操作。也有些,DRAM,芯片本身具有自动刷新功能，即刷新控制电路在芯片内部。,3.刷新控制,2024/11/29,54,为了控制刷新，往往需要增加刷新控制电, 刷新对,CPU,是透明的。, 每一行中各记忆单元同时被刷新，故刷新操作时仅需要行地址，不需要列地址。, 刷新操作类似于读出操作，但不需要信息输出。另外，刷新时不需要加片选信号，即整个存储器中的所有芯片同时被刷新。, 因为所有芯片同时被刷新，所以在考虑刷新问题时，应当从单个芯片的存储容量着手，而不是从整个存储器的容量着手。,DRAM,的刷新要注意的问题,2024/11/29,55, 刷新对CPU是透明的。DRAM的,1.,RAM,芯片,RAM,芯片通过地址线、数据线和控制线与外部连接。,地址线是单向输入的,，其数目,与芯片容量有关,。,如容量为10244时，地址线有10根；容量为64,K1,时，地址线有16根。,数据线是双向的,，既可输入，也可输出，,其数目与数据位数有关,。,如10244的芯片，数据线有4根；64,K1,的芯片，数据线只有1根。,控制线主要有读写控制线和片选线两种，读写控制线用来控制芯片是进行读操作还是写操作的，片选线用来决定该芯片是否被选中。,5.3.3,RAM,芯片分析,2024/11/29,56,1.RAM芯片5.3.3 RAM芯片分析2023/6/125,由于,DRAM,芯片集成度高，容量大，为了减少芯片引脚数量，,DRAM,芯片把地址线分成相等的两部分，分两次从相同的引脚送入。两次输入的地址分别称为行地址和列地址，行地址由行地址选通信号 送入存储芯片，列地址由列地址选通信号 送入存储芯片。由于采用了地址复用技术，因此，,DRAM,芯片每增加一条地址线，实际上是增加了两位地址，也即增加了4倍的容量。,1.,RAM,芯片（续）,2024/11/29,57,由于DRAM芯片集成度高，容量大，为,单译码方式,单译码方式又称字选法，所对应的存储器是字结构的。容量为,M,个字的存储器（,M,个字，每字,b,位），排列成,M,行,b,列的矩阵，矩阵的每一行对应一个字，有一条公用的选择线,w,i,，,称为字线。地址译码器集中在水平方向，,K,位地址线可译码变成2,K,条字线，,M=2,K,。,字线选中某个字长为,b,位的存储单元，经过,b,根位线可读出或写入,b,位存储信息。,2.地址译码方式,2024/11/29,58,单译码方式2.地址译码方式2023/6/1258,字结构、单译码方式,RAM,图5-12 字结构、单译码方式,RAM,2024/11/29,59,字结构、单译码方式RAM图5-12 字结构、单译码方式RAM,图5-12中有2,5,8=256个记忆单元，排列成32个字，每个字长8位。有5条地址线，经过译码产生32条字线,w,0,w,31,。,某一字线被选中时，同一行中的各位,b,0,b,7,就都被选中，由读写电路对各位实施读出或写入操作。,字结构的优点是结构简单，缺点是使用的外围电路多，成本昂贵。更严重的是，当字数大大超过位数时，存储体会形成纵向很长而横向很窄的不合理结构，所以这种方式只适用于容量不大的存储器。,字结构、单译码方式,RAM,2024/11/29,60,图5-12中有258=256个记忆单,双译码方式,双译码方式又称为重合法。通常是把,K,位地址线分成接近相等的两段，一段用于水平方向作,X,地址线，供,X,地址译码器译码；一段用于垂直方向作,Y,地址线，供,Y,地址译码器译码。,X,和,Y,两个方向的选择线在存储体内部的每个记忆单元上交叉，以选择相应的记忆单元。,2.地址译码方式（续）,2024/11/29,61,双译码方式2.地址译码方式（续）2023/6/1261,双译码方式对应的存储芯片结构可以是位结构的，也可以是字段结构的。对于位结构的存储芯片，容量为,M1，,把,M,个记忆单元排列成存储矩阵（尽可能排列成方阵）。,2.地址译码方式（续）,2024/11/29,62,双译码方式对应的存储芯片结构可以是位,位结构、双译码方式,RAM,图5-13 位结构、双译码方式,RAM,2024/11/29,63,位结构、双译码方式RAM图5-13 位结构、双译码方式RAM,图5-13结构是40961，排列成6464的矩阵。地址码共12位，,X,方向和,Y,方向各6位。若要组成一个,M,字,b,位的存储器，就需要把,b,片,M1,的存储芯片并列连接起来，即在,Z,方向上重叠,b,个芯片。,位结构、双译码方式,RAM,2024/11/29,64,图5-13结构是40961，排列成6,SRAM,读写时序,读周期表示对该芯片进行两次连续读操作的最小间隔时间。在此期间，地址输入信息不允许改变，片选信号 在地址有效之后变为有效，使芯片被选中，最后在数据线上得到读出的信号。写允许信号 在读周期中保持高电平。,图5-14(,a),静态,RAM,的读时序,3.,RAM,的读写时序,2024/11/29,65,SRAM读写时序3.RAM的读写时序2023/6/1265,写周期与读周期相似，但除了要加地址和片选信号外，还要加一个低电平有效的写入脉冲 ，并提供写入数据。,图5-14(,b),静态,RAM,的写时序,3.,RAM,的读写时序（续）,2024/11/29,66,写周期与读周期相似，但除了要加地址和,DRAM,读写时序,在读周期中，行地址必须在 有效之前有效，列地址也必须在 有效之前有效，且在 到来之前， 必须为高电平，并保持到 脉冲结束之后。,在写周期中，当 有效之后，输入的数据必须保持到 变为低电平之后。在 、 和 全部有效时，数据被写入存储器。,3.,RAM,的读写时序（续）,2024/11/29,67,DRAM读写时序3.RAM的读写时序（续）2023/6/,动态,RAM,的读写时序图,图5-15 动态,RAM,的读写时序图,2024/11/29,68,动态RAM的读写时序图图5-15 动态RAM的读写时序图20,1.,ROM,的类型,掩膜式,ROM（MROM）,它的内容是由半导体制造厂按用户提出的要求在芯片的生产过程中直接写入的，写入之后任何人都无法改变其内容。,MROM,的优点是：可靠性高，集成度高，形成批量之后价格便宜。缺点是：用户对制造厂的依赖性过大，灵活性差。,5.3.4 半导体只读存储器（,ROM）,2024/11/29,69,1.ROM的类型5.3.4 半导体只读存储器（ROM）202,一次可编程,ROM（PROM）,PROM,允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变。,PROM,产品出厂时，所有记忆单元均制成“0”（或制成“1”），用户根据需要可自行将其中某些记忆单元改为“1”（或改为“0”）。双极型,PROM,有两种结构，一种是熔丝烧断型，另一种是,PN,结击穿型，由于它们的写入都是不可逆的，所以只能进行一次性写入。,1.,ROM,的类型（续）,2024/11/29,70,一次可编程ROM（PROM） 1.ROM的类型（续）20,可擦除可编程,ROM（EPROM）,EPROM,不仅可以由用户利用编程器写入信息，而且可以对其内容进行多次改写。,EPROM,出厂时，存储内容为全“1”，用户可以根据需要将其中某些记忆单元改为“0”。当需要更新存储内容时可以将原存储内容擦除（恢复全“1”），以便再写入新的内容。,EPROM,又可分为两种：紫外线擦除（,UVEPROM）,和电擦除（,EEPROM）。,1.,ROM,的类型（续）,2024/11/29,71,可擦除可编程ROM（EPROM） 1.ROM的类型（续）,UVEPROM,需用紫外线灯制作的擦抹器照射存储器芯片上的透明窗口，使芯片中原存内容被擦除。,EEPROM,是采用电气方法来进行擦除的，在联机条件下既可以用字擦除方式擦除，也可以用数据块擦除方式擦除。,1.,ROM,的类型（续）,2024/11/29,72,UVEPROM需用紫外线灯制作的擦抹,闪速存储器,闪速存储器（,flash memory）,是20世纪80年代中期出现的一种快擦写型存储器，它的主要特点是：既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写，兼备了,EEPROM,和,RAM,的优点。,1.,ROM,的类型（续）,2024/11/29,73,闪速存储器1.ROM的类型（续）2023/6/1273,ROM,中使用最多的是可擦除可编程,ROM（EPROM）。,各种,EPROM,芯片的外引脚主要有：,地址线,数据线,片选线,功率下降与编程输入线,电源线等,2.ROM,芯片,2024/11/29,74,ROM中使用最多的是可擦除可编程RO,1.,DIP,存储芯片,过去，一般存储芯片都是双列直插封装的，简称,DIP。,DIP,芯片的容量一般不可能很大，如64,K1,或256,K1,的芯片，表示每个芯片具有64,K,或256,K,个记忆单元，若要存储256,K,字节的信息，则需要8个256,K1,的芯片（非奇偶校验）或9个这样的芯片（奇偶校验）。,5.3.5,半导体存储器的封装,2024/11/29,75,1.DIP存储芯片5.3.5 半导体存储器的封装 2023/,内存条实际上是一条焊有多片存储芯片的印刷电路板，插在主板内存插槽中。,SIMM,有30线和72线两种。30线的,SIMM,数据线的宽度只有8位（部分另加有1位校验位），需要用四条,SIMM,组成一组，来构成具有某种容量和32位数据宽度的主存储器。72线的,SIMM，,数据线的宽度有32位（非奇偶校验）或36位（奇偶校验），每一个就可以构成具有某种容量和32位数据宽度的主存储器。,2.,内存条,2024/11/29,76,内存条实际上是一条焊有多片存储芯片的,DIMM,也有两种类型：标准的,DIMM,和,DDR DIMM。,标准的,DIMM,每面84线，双面共有842=168线，故而常称为168线内存条。而,DDR DIMM,每面92线，双面共有184线。所有,DIMM,的数据线宽度都是64位（非奇偶校验）或72位（奇偶校验），所以在,Pentium,机中，只需一个,DIMM,就可构成具有某种容量和64位数据宽度的主存储器。,2.,内存条（续）,2024/11/29,77,DIMM也有两种类型：标准的DIMM,RIMM,也是双面的，目前只有一种,RIMM，,它有184线。一个通道通常有3个,RIMM,插槽，所有,RIMM,插槽必须全部插满，如有空余则要用专用的,Rambus,终结器填满。,2.,内存条（续）,2024/11/29,78,RIMM也是双面的，目前只有一种RI,由于存储芯片的容量有限的，主存储器往往要由一定数量的芯片构成的。而由若干芯片构成的主存还需要与,CPU,连接，才能在,CPU,的正确控制下完成读写操作。,5.4主存储器的连接与控制,2024/11/29,79,由于存储芯片的容量有限的，主存储器往,要组成一个主存，首先要考虑,选片的问题,，然后就是如何把芯片,连接,起来的问题。根据存储器所要求的容量和选定的存储芯片的容量，就可以计算出总的芯片数，即,总片数,将多片组合起来常采用,位扩展法,、,字扩展法,、,字和位同时,扩展法。,5.4.1 主存容量的扩展,2024/11/29,80,要组成一个主存，首先要考虑选片的问题,位扩展是指只在位数方向扩展（加大字长），而芯片的字数和存储器的字数是一致的,。位扩展的连接方式是将各存储芯片的地址线、片选线和读写线相应地并联起来，而将各芯片的数据线单独列出。,如用64,K1,的,SRAM,芯片组成64,K8,的存储器，所需芯片数为：,=8片,1.位扩展,2024/11/29,81,位扩展是指只在位数方向扩展（加大字长,CPU,将提供16根地址线（2,16,=65536）、8根数据线与存储器相连；而存储芯片仅有16根地址线、1根数据线。具体的连接方法是：8个芯片的地址线,A,15,A,0,分别连在一起，各芯片的片选信号 以及读写控制信号 也都分别连到一起，只有数据线,D,7,D,0,各自独立，每片代表一位。,当,CPU,访问该存储器时，其发出的地址和控制信号同时传给8个芯片，选中每个芯片的同一单元，相应单元的内容被同时读至数据总线的各位，或将数据总线上的内容分别同时写入相应单元。,1.位扩展（续）,2024/11/29,82,CPU将提供16根地址线（216=6,位扩展连接举例,图5-16 位扩展连接举例,2024/11/29,83,位扩展连接举例图5-16 位扩展连接举例2023/6/128,字扩展是指仅在字数方向扩展，而位数不变,。字扩展将芯片的地址线、数据线、读写线并联，由片选信号来区分各个芯片。,如用16,K8,的,SRAM,组成64,K8,的存储器，所需芯片数为：,=4片,2.字扩展,2024/11/29,84,字扩展是指仅在字数方向扩展，而位数不,CPU,将提供16根地址线、8根数据线与存储器相连；而存储芯片仅有14根地址线、8根数据线。四个芯片的地址线,A,13,A,0,、,数据线,D,7,D,0,及读写控制信号 都是同名信号并联在一起；高位地址线,A,15,、A,14,经过一个地址译码器产生四个片选信号 ，分别选中四个芯片中的一个。,2.字扩展（续）,2024/11/29,85,CPU将提供16根地址线、8根数据线,字扩展连接举例,图5-17 字扩展连接举例,2024/11/29,86,字扩展连接举例图5-17 字扩展连接举例2023/6/128,在同一时间内4个芯片中只能有一个芯片被选中。,A,15,A,14,=00，,选中第一片，,A,15,A,14,=01，,选中第二片，。4个芯片的地址分配如下：,第一片 最低地址 0000 0000 0000 0000,B 0000H,最高地址 0011 1111 1111 1111,B 3FFFH,第二片 最低地址 0100 0000 0000 0000,B 4000H,最高地址 0111 1111 1111 1111,B 7FFFH,第三片 最低地址 1000 0000 0000 0000,B 8000H,最高地址 1011 1111 1111 1111,B BFFFH,第四片 最低地址 1100 0000 0000 0000,B C000H,最高地址 1111 1111 1111 1111,B FFFFH,2.字扩展（续）,2024/11/29,87,在同一时间内4个芯片中只能有一个芯片,当构成一个容量较大的存储器时，往往需要在字数方向和位数方向上同时扩展，这将是前两种扩展的组合，实现起来也是很容易的。,3.字和位同时扩展,2024/11/29,88,当构成一个容量较大的存储器时，往往需,字和位同时扩展连接举例,图5-18 字和位同时扩展连接举例,2024/11/29,89,字和位同时扩展连接举例图5-18 字和位同时扩展连接举例20,CPU,要实现对存储单元的访问，首先要选择存储芯片，即,进行片选,；,然后再从选中的芯片中依地址码选择出相应的存储单元，以进行数据的存取，这称为,字选,。,片内的字选是由,CPU,送出的,N,条低位地址线完成的，地址线直接接到所有存储芯片的地址输入端（,N,由片内存储容量2,N,决定）。,存储芯片的片选信号则大多是通过高位地址译码后产生的。,片选信号的译码方法又可细分为,线选法、全译码法和部分译码法。,5.4.2,存储芯片的地址分配和片选,2024/11/29,90,CPU要实现对存储单元的访问，首先要选择存储芯片，即进行,线选法就是用除片内寻址外的高位地址线直接（或经反相器）分别接至各个存储芯片的片选端，当某地址线信息为“0”时，就选中与之对应的存储芯片。,请注意，这些片选地址线每次寻址时只能有一位有效，不允许同时有多位有效，这样才能保证每次只选中一个芯片（或组）。,线选法的优点是不需要地址译码器，线路简单，选择芯片无须外加逻辑电路，但仅适用于连接存储芯片较少的场合。同时，线选法不能充分利用系统的存储器空间，且把地址空间分成了相互隔离的区域，给编程带来了一定的困难。,1.线选法,2024/11/29,91,线选法就是用除片内寻址外的高位地址线直接（或经反相器）,全译码法将除片内寻址外的全部高位地址线都作为地址译码器的输入，译码器的输出作为各芯片的片选信号，将它们分别接到存储芯片的片选端，以实现对存储芯片的选择。,全译码法的优点是每片（或组）芯片的地址范围是唯一确定的，而且是连续的，也便于扩展，不会产生地址重叠的存储区，但全译码法对译码电路要求较高。,2.全译码法,2024/11/29,92,全译码法将除片内寻址外的全部高位地址线都作为地址译码器的输,所谓部分译码即用除片内寻址外的高位地址的一部分来译码产生片选信号。如用4片2,K8,的存储芯片组成8,K8,存储器，需要4个片选信号，因此只需要用两位地址线来译码产生。,由于寻址8,K8,存储器时未用到高位地址,A,19,A,13,，,所以只要,A,12,=A,11,=0，,而无论,A,19,A,13,取何值，均选中第一片；只要,A,12,=0，A,11,=1，,而无论,A,19,A,13,取何值，均选中第二片也就是说，8,K RAM,中的任一个存储单元，都对应有2,(20-13),=2,7,个地址，这种一个存储单元出现多个地址的现象称地址重叠。,3.部分译码,2024/11/29,93,所谓部分译码即用除片内寻址外的高位地址的一部分来译码产,从地址分布来看，这8,KB,存储器实际上占用了,CPU,全部的空间（1,MB）。,每片2,K8,的存储芯片有,M=256K,的地址重叠区。,3.部分译码（续）,2024/11/29,94,从地址分布来看，这8KB存储器实际上,1.主存和,CPU,之间的硬连接,主存与,CPU,的硬连接有3组连线：,地址总线（,AB）,数据总线（,DB）,控制总线（,CB）,。,此时，把主存看作一个黑盒子，存储器地址寄存器（,MAR）,和存储器数据寄存器（,MDR）,是主存和,CPU,之间的接口。,MAR,可以接受来自程序计数器（,PC）,的指令地址或来自运算器的操作数地址，以确定要访问的单元。,MDR,是向主存写入数据或从主存读出数据的缓冲部件。,MAR,和,MDR,从功能上看属于主存，但在小微型机中常放在,CPU,内。,5.4.3 主存储器和,CPU,的连接,2024/11/29,95,1.主存和CPU之间的硬连接5.4.3 主存储器和CPU的连,主存和,CPU,的硬连接,主存容量,2,k,字,字长,n,位,地址总线,数据总线,Read,Write,MFC,k,位,n,位,CPU,MDR,MAR,图5-20 主存和,CPU,的硬连接,2024/11/29,96,主存和CPU的硬连接主存容量地址总线数据总线ReadWrit,前面所说的,CPU,与主存的硬连接是两个部件之间联系的物理基础。而两个部件之间还有软连接，即,CPU,向主存发出的读或写命令，这才是两个部件之间有效工作的关键。,CPU,对主存进行读写操作时，首先,CPU,在地址总线上给出地址信号，然后发出相应的读或写命令，并在数据总线上交换信息。,2.,CPU,对主存的基本操作,2024/11/29,97,前面所说的CPU与主存的硬连接是两个部件之间联系的物理,读操作是指从,CPU,送来的地址所指定的存储单元中取出信息，再送给,CPU，,其操作过程是：,地址,MARAB,CPU,将地址信号送至地址总线；,Read,CPU,发读命令；,Wait for MFC,等待存储器工作完成信号；,M(MAR)DBMDR,读出信息经数据总线送至,CPU。,读操作,2024/11/29,98,读操作是指从CPU送来的地址所指定的,写操作是指将要写入的信息存入,CPU,所指定的存储单元中，其操作过程是：,地址,MARAB,CPU,将地址信号送至地址总线；,数据,MDRDB,CPU,将要写入的数据送至数据总线；,Write,CPU,发写命令；,Wait for MFC,等待存储器工作完成信号。,写操作,2024/11/29,99,写操作是指将要写入的信息存入CPU所,计算机在运行过程中，主存要与,CPU,频繁地交换数据。为了检测和校正在存储过程中的错误，主存中常设置有差错校验电路。,5.4.4 主存的校验,2024/11/29,100,计算机在运行过程中，主存要与CPU频,最简单的主存检验方法是奇偶校验，在微机中通常