资源描述
Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,单击此处编辑母版文本样式,第二级,单击此处编辑母版标题样式,*,*,单击此处编辑母版文本样式,第二级,单击此处编辑母版标题样式,8.2,：最简单的中断情况,微机原理,外部中断,8086,有两条外部中断请求线,1,：,INTR,：可屏蔽中断：简单说就是,CPU,可以选择响应的中断！,2,：,NMI,：不可屏蔽中断：简单说就是,CPU,必须响应的中断！,8.2,：最简单的中断情况,8086,的中断情况,CPU,响应中断的条件,CPU,对中,断的响应,中断源,CPU,设置中断请求触发器,设置中断屏蔽触发器（拓展）,中断允许触发器为,1,（中断开放）,现行指令结束,关中断,保留断点,保护现场,给出中断入口，转入相应的中断服务程序,恢复现场,开中断与返回,概念回顾,触发器,是,时序逻辑电路的基本单元的组成单元，属于时序逻辑电路！,能够,存储一位信号,的基本单元电路称为,触发器,;,在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。,由于一个触发器能够存储一位二进制码，所以把,n,个触发器的时钟端口连接起来就能构成一个存储,n,位二进制码的寄存器,。,寄存器,:,多个触发器构成，存储多位二进制信息,所谓锁存器,，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变,。典型的锁存器逻辑电路是,D,触发器电路。,锁存器多用于集成电路中，在数字电路中作为时序电路的存储元件,接口电路和端口,接口电路：,计算机之间，计算机与外围设备之间，计算机内部部件之间起连接作用的逻辑电路。,接口电路是,CPU,与,外部设备,进行信息交互的桥梁。,硬件端口,：是接口电路中能被,CPU,直接访问的寄存器的地址这些寄存器分别用来存放,数据信息,、,控制信息,和,状态,信息,，相应的端口分别称为,数据端口,、,控制端口,和,状态端口,。,CPU,响应中断的条件,一：设置中断请求触发器,(,教 材,;P223,）,对每个中断源来说，既要能发出中断请求信号，,而且能保持这个信号，,直至,CPU,响应该请求后再将其清除。因此，每个中断源都要有一个中断请求触发器，如下图中的触发器,A。,图,8-1,设置中断请求的情况,读入数据并清除中断请求信号！,CPU,通过端口和外设进行数据交换,CPU,响应中断的条件,二：设置中断屏蔽触发器（拓展 为什么？）,是指即使某个中断源发出中断请求信号，也使该信号不起作用的措施。,方法是在每个外设的接口电路中设置一个中断屏蔽触发器，用来控制其对应外设所发出的中断请求能否送到,CPU,，只有为,1,时，外设的中断请求才能送至,CPU!,进而又可把一组屏蔽触发器,(,如,8,个,),组成一个中断屏蔽寄存器端口，用输出指令来控制其状态,！,具有中断屏蔽的接口电路如下！,图,8-2,具有中断屏蔽的接口电路,设置中断屏蔽触发器的指令,WR,写信号,WR,读信号,CPU,通过端口和外设进行数据交换,当外设发,S,T,B,数据入锁存器，中断请求触发器置,1,若没有屏蔽则产生,IN,T,RC,P,U,满足条件,(,允许中断,;,指令执行完,),发,IN,T,A(,进入中断服务子程序,),读数据，发,RD，,和地址清中断请求触发器，数据送,D0D,7,。,三：,中断允许触发器为,1,（中断开放时）,教材,224,页,CPU,内部有一个中断允许触发器，只有当其为,1,时，,CPU,才响应中断！若其为,0,，即使,INTR,线上有中断请求，,CPU,也不响应！,（按教材讲）,IF,标志位：,就是控制,CPU,的中断状态！（开，或关）,CLI,指令：,禁止中断发生，即关中断（,IF,标志位为,0,）,STI,指令：,允许中断发生，即开中断（,IF,标志位为,1,）,四：现行指令结束后响应中断,CPU,在现行指令结束后响应中断，即运行到最后一个机器周期的最后一个,T,状态时，,CPU,才采样,INTR,线,。,教材,224,页（按教材讲）,其响应的流程图如下所示！,图,8-3,中断响应流程图,中断锁存器置,1,8.2.2 CPU,对中断的响应,讲解为什么这样做,!,根据教材,P224,页！分别论述！,（,1,）关中断,（,2,）保留断点,（,3,）保护现场,（,4,）给出中断入口，转入相应的中断服务程序,（,5,）恢复现场,（,6,）开中断与返回,图,8-4,中断响应、服务及返回流程图,总结,8086,的中断情况,CPU,响应中断的条件,CPU,对中,断的响应,中断源,CPU,设置中断请求触发器,设置中断屏蔽触发器（拓展）,中断允许触发器为,1,（中断开放）,现行指令结束,关中断,保留断点,保护现场,给出中断入口，转入相应的中断服务程序,恢复现场,开中断与返回,中断允许,寄存器,IF,是总的设置，,IF=0,则禁止一切,中断请求,，,IF=1,则允许中断请求进入。中断屏蔽寄存器是在中断允许即,IF=1,的基础上，对某些引脚的中断请求进行屏蔽的，,8259,有,8,个中断请求输入引脚，中断屏蔽寄存器为,8,位，分别对应这,8,个引脚，设为,0,则不屏蔽，该引脚的请求可以进入,;,而若中断屏蔽寄存器某些位设为,1,的话，表示屏蔽相应引脚的请求，该请求就不会进入,8259,的优先级分析器中。若中断屏蔽寄存器设为,00001111,B，,则,IR0IR3,的请求被屏蔽，,IR4IR7,的中断请求未被屏蔽，可以进入优先级分析器，由优先级分析器找出其中优先级最高的一个请求，进而向,CPU,发出请求。,内容总结,8.2：最简单的中断情况。2：NMI：不可屏蔽中断：简单说就是CPU必须响应的中断。中断允许触发器为1（中断开放）。中断允许触发器为1（中断开放）。给出中断入口，转入相应的中断服务程序。开中断与返回。触发器是时序逻辑电路的基本单元的组成单元，属于时序逻辑电路。在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。典型的锁存器逻辑电路是 D 触发器电路。锁存器多用于集成电路中，在数字电路中作为时序电路的存储元件。是指即使某个中断源发出中断请求信号，也使该信号不起作用的措施。进而又可把一组屏蔽触发器(如8个)组成一个中断屏蔽寄存器端口，用输出指令来控制其状态。图8-2 具有中断屏蔽的接口电路。三：中断允许触发器为1（中断开放时）。CLI指令：禁止中断发生，即关中断（IF标志位为0）。教材224页（按教材讲）,
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