第6章-存储系统.

,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第6章存储系统,6.1存储系统概述,6.2主存储器,6.3高速缓冲存储器,6.4磁表面存储器,本章需解决的主要问题：,（1）存储器如何存储信息？,（2）在实际应用中如何用存储芯片组成具,有一定容量的存储器？,存储器的分类,1.按功能分类,主存储器,高速缓冲存储器,辅助存储器,控制存储器,2.按存储介质分类,半导体存储器,磁表面存储器,光盘存储器,3.按存取方式分类,随机存取存储器,只读存储器,顺序访问存储器,直接访问存储器,4.按信息可保存性分类,易失性存储器,非易失性存储器,存储器的分类情况,1.按存储器在系统中的作用分类,（1）主存,（内存）,主要存放CPU当前使用的程序和数据。,速度快,容量有限,存储器的分类,因为主存容量有限，而计算机要处理的信息很多，这时就需要扩充存储系统的容量。通过什么办法来扩充？就是通过辅存来扩充。,（2）辅存,（外存）,存放大量的后备程序和数据。,速度较慢,容量大,存放大量在这段时间内CPU还不使用的程序和数据。当CPU要使用的时候，再把这些程序和数据从外存调到主存，然后从主存去取。,（3）高速缓存,存放CPU在当前一小段时间内多次使用的程序和数据。,速度很快,容量小,主存的速度应尽可能的快，但是,主存速度的提高远远比不上CPU速度的提高,，所以,对存储器的访问就构成了整个系统速度提高的瓶颈,。那怎样来解决这个问题呢？使得CPU的访问速度和存储器的存取速度能够匹配，使CPU能够尽可能高速工作，所以在主存和CPU之间设置另外一级存储器-高速缓冲存储器。,存放的数据是反复多次使用的，数据块要事先从主存调到高速缓存，然后CPU再去访问高速缓存。,当然第一次从主存调到高速缓存的时候要花一定的时间。以后如果这块数据反复被使用，CPU每次就去访问高速缓存，这样能使CPU的效率提高；如果这块数据不是反复使用，就会增加CPU访问主存的频率。,CPU,Cache,主存,外存,三级存储器，CPU和主存之间有高速缓存，在主存之外设置了外存。,首先CPU访问存储器先要访问Cache，访问命中（要访问的数据在Cache里面）的话，CPU就可以和Cache以很快的速度进行数据交换；如果不命中（要访问的数据还没有调入Cache），那CPU就访问主存，速度要慢，并且要把这一块数据调入Cache，为下次访问做准备。,如果CPU要访问外存的数据时，由外存先把数据送入主存，然后CPU再和主存进行数据交换。,如图所示的三级存储器，主存和Cache这一层，是为了提高存储系统的速度，主存和外存这一层，是为了扩大整个存储系统的容量。,2.按存储介质分类,（1）半导体存储器,主要有MOS型存储器和双极型存储器两大类。,信息易失,速度快，,非破坏性读出,（单管动态存储器除外），,（只读存储器除外）。,作主存、高速缓存。,（2）磁表面存储器,容量大，,长期保存信息，,3.按存取方式分类,（3）光盘存储器,利用磁层上不同方向的磁化区域表示信息。,速度慢。,随机存取：,非破坏性读出，,可按地址访问存储器中的任一单元，,作外存。,（2）磁表面存储器,速度慢。,利用光斑的有无表示信息。,容量很大，,非破坏性读出，,长期保存信息，,作外存。,（1）随机存取存储器（RAM）,访问时间与单元地址无关。,主存储器的分类,（1）随机存储器,信息可以根据需要随时写入或读出，掉电时信息将会丢失。,静态随机存储器SRAM：它以触发器为基本存储单元，只要不掉电信息就不会丢失。,动态随机存储器DRAM：一般用MOS型半导体存储器件构成，以单个MOS为基本单元，根据电容器有没有电荷来判定1和0。,（2）只读存储器,只能读出信息而不能写入信息。信息一旦写入，就能长期保存，掉电也不丢失。,所以只读存储器属于非易失性存储器件，一般用来存放固定的程序和数据。,掩模型只读存储器ROM,可一次编程只读存储器PROM,可重编程只读存储器EPROM,电擦除可重编程只读存储器E,2,PROM,闪速存储器,(,Flash Memory,),RAM：,固存：,可读可写,ROM：,只读不写,PROM：,用户不能编程,用户可一次编程,EPROM：,用户可多次编程,（紫外线擦除）,EEPROM：,用户可多次编程,（电擦除）,优点：读/写方便，使用灵活,Flash Memory,作主存、高速缓存。,缺点：不能长期保存信息。,（2）只读存储器（ROM）,等待操作,（4）直接存取存储器（DAM）,读/写操作,两步操作,访问时读/写部件先直接指向一个小区域，再在该区域内顺序查找。访问时间与数据位置有关。磁盘机属于此类存储器,三步操作,定位（寻道）操作,等待（旋转）操作,读/写操作,（3）顺序存取存储器（SAM）,访问时读/写部件按顺序查找目标地址，访问时间与数据位置有关。磁带机属于此类存储器,存储系统的层次结构,主存储器,(,动态随机存储器DRAM,),辅助存储器,(,磁盘存储器、光盘存储器等,),通用寄存器组,高速缓冲存储器Cache,(,静态随机存储器SRAM,),CPU内部,辅助硬件,辅助,软、硬件,在第二代计算机中，CPU与主存直接打交道，速度差不多，随着CPU速度越来越快，主存储器速度提高没有CPU快。为了缓和、协调CPU与主存之间的速度差异，增加了一级高速缓存，后来又有二级高速缓存，现在甚至出现三级高速缓存。,存储系统的层次结构,由高速缓冲存储器、主存和辅存构成的三级存储系统可以分为两个层次：高速缓存和主存之间称为Cache-主存层次，主存和辅存之间称为主存-辅存层次。,1.Cache-主存层次,Cache和主存借助于辅助硬件构成一个整体，整体的速度接近于Cache的速度，容量接近于主存，单位容量的价格接近于主存的价格。由于全硬件实现，所以对用户是透明的。,解决了高速度和低成本之间的矛盾。,2.主存-辅存层次,通过软硬结合的方法把主存和辅存构成一个整体，形成主存-辅存层次。从整体看，速度接近于主存的速度，容量接近于辅存的容量，单位容量的价格接近于辅存的价格。,解决了大容量和低成本之间的矛盾。,动态RAM基本单元电路,1.动态RAM基本单元电路,行选择线,列选择线,数据线,C,1,T,1,C,2,T,2,目前存储器一般采用动态RAM。虚线部分，一个场效应管和一个电容，用来保存二进制代码。场效应管由三个极组成：,漏极d,源极s(地),栅极g,gs,i,d,通过改变栅极和源极的反向电压,gs,，控制源极和漏极之间形成的电流i,d,。漏极和源极是否导通看g的电压。,动态RAM基本单元电路,行选择线,列选择线,数据线,C,1,T,1,C,2,T,2,（1）保持：行、列选择线都为低电平，两个场效应管都截止，虚线圈起来的部分是断开、孤立的，电荷能够维持。电阻很大，但不是无穷大，会与地构成回路，对地泄漏放电。所以对存“1”的电路定时刷新，对存“0”的就不必刷新。,（2）写操作：行、列选择线都为1，即行=1 列=1，T,1,导通。若写1，数据线为高电平，给,C,1,充电；若写0，数据线为低电平，无论,C,1,有没有电荷都要放掉，所以提供一个放电回路，数据线加低电平。,根据电容器有没有电荷来判定0或1，有电荷：1，没有电荷：0。读出是破坏性读出，时间长电荷也会泄漏，所以要定期刷新。,动态RAM基本单元电路,行选择线,列选择线,数据线,C,1,T,1,C,2,T,2,（3）读操作,先对数据线上的,C,2,电容进行预充电，每条数据线上只有一个,C,2,。充到多少为止？充到V,H,+V,L,/2，V,H,是高电平的电压，V,L,是低电平的电压。然后行、列选择线都为高电平，根据电流方向不同和,C,2,中电荷的变化就可以判断,C,1,中存0或是1。,如果,C,2,放电，,C,2,向,C,1,充电，电流从,C,2,流向,C,1,，,C,1,中存0；如果,C,2,充电，,C,1,向,C,2,充电，电流从,C,1,流向,C,2,，,C,1,中存1。,每次读出后原来存的内容就被破坏了，,C,2,向,C,1,充电，使0变成1；,C,1,向,C,2,充电，使1变成0。所以读出属于破坏性读出，每次读完以后都要对单元电路进行重写或叫刷新。,WE,动态RAM基本单元电路,2.DRAM存储器芯片逻辑框图,读出放大器,存储阵列,(,64128,),存储阵列,(,64128,),列地址译码器,列地址译码器,列地址锁存器,行,地,址,译,码,器,行,地,址,锁,存,器,I,/,O,控制,输出,缓冲,列时钟,发生器,行时钟,发生器,写时钟,发生器,行时钟,列时钟,写时钟,RAS,CAS,A,6,A,0,列时钟,行时钟,列时钟,D,out,输入,锁存,D,in,写时钟,16K1位动态存储器的框图,16K：是每个芯片存储单元的数目，与芯片地址线数有关。 16K=2,14,，14条地址线。,1位：每个单元所包含二进制的位数，与芯片的数据线数目有关。,动态RAM基本单元电路,3.DRAM存储器芯片内部逻辑结构,读出再生,放大电路,读出再生,放大电路,读出再生,放大电路,第1行,第2行,第64行,第65行,第66行,第128行,第1列,第2列,第128列,I,/,O,缓冲,D,in,D,out,16K：是每个芯片存储单元的数目，与芯片地址线数有关。 16K=2,14,，14条地址线。,1位：每个单元所包含二进制的位数，与芯片的数据线数目有关。,所以，该芯片有16K个存储单元，每个存储单元存储一位二进制数， 16K=2,14,=2,7,2,7,=128128，排列成128128的矩阵。必须配备“读出再生放大电路”进行刷新。,动态RAM基本单元电路,4.动态存储器读写周期时序图,A,6,A,0,行地址,行地址,列地址,列地址,RAS,CAS,WE,D,out,读出数据,D,in,写入数据,读周期,写周期,（1）读周期：A,0,A,6,端先收到7位行地址，然后发行选信号（,RAS=0,），地址送到行地址锁存器，可靠输入后撤销,A,0,A,6,端行地址，这时可以发读命令（,WE=1,），在发列选信号之前，可提高速度。然后切换地址，,A,0,A,6,端收到7位列地址，再发列选信号，将地址送到列地址锁存器。可靠输入后撤销列地址。,经过一段时间，从数据端有效读出数据。数据送到目的地后，撤销行选信号、列选信号和读命令，读周期结束。,（2）写周期：A,0,A,6,端收到7位行地址，发行选信号（,RAS=0,）和写,命令（,WE=0,）。行地址可靠送入行地址锁存器后撤销行地址。准备好要写入的数据，准备好列地址，发列选信号,（,CAS=0,），列地址可靠送入列地址锁存器后撤销列地址。,经过一段时间，当数据可靠写入芯片后，可撤销输入数据、行选信号、列选信号和写命令，写周期结束。,存储容量的扩展,1.位扩展,位扩展是指只进行位数扩展，芯片的单元数与存储器的单元数一致。其连接方法是将各存储芯片的地址线、片选线和读写控制线并联，各芯片的数据线单独引出。,最简单的一种方式，存储单元数目不变，位数变化，实现水平方向扩展.,16M1位,16M1位,16M1位,16M1位,A,23,A,0,CS,WE,D,0,D,1,D,30,D,31,具体连接方法：32片芯片的地址线A,0,A,23,并联在一起，各芯片的片选信号CS和读写控制信号WE也都分别连在一起，只有数据线D,0,D,31,各自独立，每片代表一位。,例1 用16M1位/片的SRAM芯片组成容量为16M32位的存储器。,CS,7,CS,6,CS,1,CS,0,存储容量的扩展,2.字扩展,字扩展是指增加存储器的单元数，而位数不变。其连接方法是将各存储芯片的地址线、数据线和读写控制线并联，由片选信号分别选择各存储芯片。,存储单元数目变化，位数不变，实现垂直方向扩展。,2M8位,2M8位,2M8位,2M8位,WE,3,-,8,译码器,A,20,A,0,A,23,A,22,A,21,D,7,D,0,具体连接方法：将各存储芯片的地址线、数据线和读写控制线并联。地址线由21根扩展到24根，是通过地址译码器来扩充的，A,21,A,23,产生8个片选信号来确定8个芯片中的一个芯片工作。,将地址分成两部分，一部分送到各存储器芯片，一部分经过译码器送到存储器的片选输入端。,例2 用2M8位/片的SRAM芯片组成容量为16M8位的存储器。,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,存储容量的扩展,3.字和位同时扩展,既增加存储器的单元数，又扩展存储器的位数，是字扩展与位扩展的结合。,16M1位,32片,16M1位,32片,16M1位,32片,16M1位,32片,D,0,D,1,D,30,D,31,WE,A,23,A,0,4,-,16,译码器,A,27,A,26,A,25,A,24,CS,0,CS,1,CS,14,CS,15,例3 用16M1位/片的SRAM芯片组成容量为256M32位的存储器。,（1）位扩展：用32片16M1位的存储器芯片构成16M32位的存储器模块。,（2）字扩展：再用16个16M32位的存储器模块构成256M32位的存储器。,存储器寻址逻辑,地址分配与片选逻辑,芯片内的寻址系统(二级译码),芯片外的,地址分配,与,片选逻辑,为芯片分配哪几位地址，以便寻找片内的存储单元,由哪几位地址形成芯片选择逻辑，以便寻找芯片,例：,用2114（,1K4,）SRAM芯片组成容量为,4K8,的存储器。地址总线A15,A0（低）。,1.计算芯片数,(1)先扩展位数，再扩展单元数。,2片1K4,1K8,4组1K8,4K8,8片,2.地址分配与片选逻辑,要考虑整个存储器需要多少位地址？,把这些地址中哪几位分配给芯片本身？哪几位,用来形成片选逻辑？,(2)先扩展单元数，再扩展位数。,4片1K4,4K4,2组4K4,4K8,8片,1K4,1K4,1K4,1K4,1K4,1K4,1K4,1K4,需12位地址寻址：,4KB,A,15,A,12,A11A,10,A,9,A,0,A11A0,0 0,0,0,0 0,1,1,0 1,1,1,1 0,1,1,0 1,0,0,1 0,0,0,1 1,0,0,1 1,1,1,片选,芯片地址,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,1K,1K,1K,1K,A9A0,A9A0,A9A0,A9A0,CS0,CS1,CS2,CS3,A,11,A,10,A,11,A,10,A,11,A,10,A,11,A,10,任意,64KB,6.2.3 动态存储器的刷新,1.刷新定义和原因,定,义：,刷新。,动态存储器依靠电容电荷存储信息。平时无电源,供电，时间一长电容电荷会泄放，需定期向电容,补充电荷，以保持信息不变。,定期向电容补充电荷,原因：,注意,刷新,与,重写,的区别。,破坏性读出,后重写，以恢复原来的信息。,2.最大刷新间隔,在此期间，必须对所有动态单元刷新一遍。,非破坏性读出,的动态M，需补充电荷以保持原来的信息。,2ms。,3.刷新方法,定期向存“1”的单元电路中的C1补充电荷，存储器芯片按行刷新。,刷新一行所用的时间,刷新周期,刷新一块芯片所需的,刷新周期数,由芯片矩阵的,行数,决定。,500ns,500ns,动态存储器的刷新,1.集中式刷新,读写,周期,读写,周期,读写,周期,读写,周期,读写,周期,500ns,500ns,500ns,刷新,周期,刷新,周期,刷新,周期,500ns,500ns,500ns,3872个,128个,2ms,2.分散式刷新,2ms,读写,周期,刷新,周期,读写,周期,刷新,周期,读写,周期,刷新,周期,读写,周期,刷新,周期,读写,周期,刷新,周期,500ns,500ns,500ns,500ns,500ns,500ns,500ns,500ns,500ns,500ns,集中式刷新：,2ms内集中安排所有刷新周期,。刷新期间要暂停CPU对存储器的访问，刷新优先级高于CPU访问存储器的优先级，如果要对存储器进行读写需要等待。,应用场合：用在实时性要求不高的场合。,分散式刷新：,各刷新周期分散安排在存取周期中,。将存取周期分成两段，前半段用来读写或维持，后半段用来刷新。目的是要消除死区。,应用场合：用在低速系统中。,缺点：速度比较慢。有两个原因引起：,（1）系统的存取周期加长。在集中式刷新中一个读写周期是500ns，但在分散式刷新中CPU每隔1,s可以访问一次存储器。,（2）刷新次数太多。分散式刷新中相当于读写周期变长，变为1s，则2ms/ 1s=2000个读写周期与刷新周期，但是根本不需要2000个刷新周期，只需要128个就可以，所以过度刷新浪费时间。,500ns,500ns,500ns,动态存储器的刷新,3.异步式刷新,读写,周期,读写,周期,刷新,周期,读写,周期,读写,周期,500ns,500ns,500ns,刷新,周期,读写,周期,刷新,周期,500ns,500ns,15.6,s,2ms,读写,周期,500ns,15.6,s,15.6,s,2ms,例.,将集中式刷新与分散式刷新结合起来，要达到的目的是既能消除死区又不改变系统的存取周期。,各刷新周期分散安排在2ms内。,每隔一段时间刷新一行。,128行,15.6 微秒,每一个15.6微秒的最后一个500ns用于刷新操作，每次刷新一行；2毫秒内刷新完所有行。,MDR,MAR,CPU,主 存,读,数据总线,地址总线,写,主存和 CPU 的联系,主存储器的技术指标,1.存储容量,(bitBKBMBGB),是用来衡量存储器存储信息的能力。,2. 速度,存取时间,(ns,s,),存储周期,(ns,s,),存储器相邻两次存取操作所需的最小时间间隔。由于存储器一次存取操作后，需有一定的恢复时间，所以存储周期,T,M,大于存取时间,T,A,。,数据传输率,(KB,s,或,MB,s,或,GB,s),3.,可靠性,用平均无故障时间,(MTBF),来衡量。,4.,功耗,功耗越小，存储器件的工作稳定性越好。,5.,价格,(,每位平均价格,=,主存储器的价格,/,总位数,),6.2.6 编址单位,1.编址方式,要对寄存器、主存储器和输入输出设备等进行访问，首先必须对它们进行编址。 就像一个大楼有许多房间，首先必须给每一个房间编上一个唯一的号码，人们才能据此找到需要的房间一样。,2.编址单位, 字编址,编址单位=访问单位 每个编址单位所包含的信息量（二进制位数）与读或写一次寄存器、主存所获得的信息量是相同的。早期的大多数机器都采用这种编址方式。,6.2.6 编址单位, 字节编址,字节编址为了适应非数值计算的需要。字节编址方式使编址单位与信息的基本单位（一个字节）相一致，这是它的最大优点。,然而，如果主存的访问单位也是一个字节的话，那么主存的频带就太窄了。编址单位访问单位，通常主存的访问单位是编址单位的若干倍., 位编址,有部分计算机系统采用位编址方式。,6.2.6 编址单位,3.指令中地址码的位数,指令格式中每个地址码的位数是与,主存容量,和,最小寻址单位（即编址单位）,有关联的。主存容量越大，所需的地址码位数就越长。对于相同容量来说，如果以字节为最小寻址单位，地址码的位数就需要长些；如果以字为最小寻址单位（假定字长为16位或更长），地址码的位数可以减少。,例如：设某机主存容量为2,20,个字节，机器字长32位。若最小寻址单位为字节（按字节编址），其地址码应为20位；若最小寻址单位为字（按字编址），其地址码只需18位。,Cache的工作原理,1.采用Cache的原因,主存速度的提高永远滞后于CPU速度的提高,。如果不采用Cache，让CPU直接访问主存，CPU的速度会变得和主存一样慢，这样会降低CPU的工作效率。,经常出现CPU和IO设备同时访问主存的现象,。有了Cache以后就会形成CPU访问Cache，I/O设备访问主存的情况，各自访问各自的部件，就不会发生冲突。CPU访问Cache就不用访问主存了，避免了CPU和I/O设备同时访问主存。,2.程序访问的局部性原理,CPU从主存取指令或取数据，在一定时间内，只是对主存局部地址区域进行访问。这是由于指令和数据在主存内部都是连续存放的，并且有些指令和数据往往会被多次调用，也即,指令和数据在主存的地址分布不是随机的，而是相对的集中，使得CPU在执行程序时，访存具有相对的局部性，这就是程序访问的局部性原理。,所以，CPU经常访问的指令只是一小部分，只要将近期要访问的指令和数据提前从主存送到Cache，就可以使CPU在一段时间内只访问Cache。,Cache的工作原理,3.Cache的基本结构,主,存,储,器,块号,块内地址,主存地址,块内地址,CPU,块号,地址总线,数据总线,主存,-,Cache,地址映象,变换机构,Cache,存储体,可装入？,命中？,Cache,替换机构,访问主存,替换Cache,访问主存装入Cache,直接通路,N,N,Y,Y,Cache地址,Cache-主存地址映像,1.直接映像,第 0 块,第 1 块,第 15 块,第 16 块,第 17 块,第 31 块,第 2032 块,第 2033 块,第 2047 块,.,.,.,.,.,.,.,.,.,.,.,.,第 0 块,第 1 块,.,.,.,第 15 块,第0组,第1组,第127组,.,.,.,标记,标记,标记,有效位,1位 7位,Cache,主存储器,访问主存时，给出20位主存地址，其,中高11位为主存块号，低9位为块内地,址。主存块号分为两部分：高7位给出,主存标记，低4位给出Cache块号。所,以，主存地址的低13位就是变换后的,Cache地址。,访存时，只需比较主存地址中高7位的,标记段与对应的Cache块的7位标记，,如果相同即为命中。,直接映像规则,将主存与Cache按同样大小分块，即主存和Cache中块,的大小是相同的；另外，主存按照Cache大小分组，主存中,组的大小就是整个Cache大小。映像规则是主存中每一个块,只能映像到Cache某一个固定的块中间。,直接映像函数可定义为：,j= i mod 2,c,其中j 是Cache 的字块号，i 是主存的字块号，c为Cache,二进制字块号的位数。,例 假设某机主存容量1MB，被分为2048块，每块512B；,Cache容量为8KB，被分为16块，每块也是512B。,如主存的第0块、第16块第2032块，只能映像到Cache,的第0块；而主存的第1块、第17块第2033块，只能映像,到Cache的第1块。,标记位,：在Cache中，为每一块设置一个7位的标记位。如,果Cache第0块中复制的是主存第16块的内容，则其标记位,为1，标志它与主存第1组相对应。,有效位,：反映Cache中有没有与主存字块对应的字块。当有,效位为1，表示这块与主存字块有对应关系，标记为有效；,当有效位为0，表示这块不与主存中的任何字块有对应关,系，标记为无效。,直接映像方式是最简单的地址映象方式，成本低，易实,现，地址变换速度快，而且不涉及其它两种映像方式中的替,换算法问题。但这种方式不够灵活，Cache的块冲突概率最,高、空间利用率最低。,Cache-主存地址映像,2.全相联映像,第 0 块,第 1 块,第 15 块,第 16 块,第 17 块,第 31 块,第 2032 块,第 2033 块,第 2047 块,.,.,.,.,.,.,.,.,.,.,.,.,主存储器,第 0 块,第 1 块,.,.,.,第 15 块,标记,标记,标记,有效位,1位 11位,Cache,全相联映像就是让主存中任何一,个块均可以映像装入到Cache中,任何一个块的位置上。全相联映,像方式比较灵活，Cache的块冲,突概率最低、空间利用率最高，,但是地址变换速度慢，而且成本,高，实现起来比较困难。,Cache-主存地址映像,3.组相联映像,第 0 块,第 1 块,第 7 块,第 8 块,第 9 块,第 15 块,第 2040 块,第 2041 块,第 2047 块,.,.,.,.,.,.,.,.,.,.,.,.,第0组,第1组,第255组,.,.,.,主存储器,第 0 块,第 1 块,.,.,.,第 15 块,标记,标记,标记,1位 8位,Cache,第 2 块,第 3 块,第 14 块,标记,标记,标记,第0组,第1组,第7组,组相联映像规则,主存和Cache都分组，主存中一个组内的块数与Cache,中的分组数相同。组间采用直接映像，组内采用全相联映,像。例如，主存分为256组，每组8块；Cache分为8组，每,组2块。,主存中的各块与Cache的组号之间有固定的映像关系，,但可自由映像到对应的Cache组中的任一块。如主存中的第,0块、第8块都映像于Cache的第0组，但可映像于Cache,的第0块或第1块。,组相联映像实际上是全相联映像和直接映像的折中方,案，所以其优点和缺点介于全相联和直接映像方式的优缺点,之间。,Cache替换算法,1.FIFO算法,0,2.LRU算法,0,0,1,0,0,0,5,5,5,5,5,3,3,3,3,3,3,第 0 块,第 1 块,第 2 块,第 3 块,第 0 块,第 1 块,第 2 块,第 3 块,0,0,0,0,0,1,1,1,1,5,1,1,1,1,1,0,0,0,0,0,2,2,2,2,3,3,3,3,3,3,1,1,1,1,1,0,0,0,2,2,2,2,2,4,4,4,4,4,1,1,0,0,0,0,0,0,2,2,2,2,5,5,5,5,3,3,3,3,3,3,3,3,3,3,1,1,1,1,1,1,1,1,1,1,2,2,2,2,2,4,4,4,4,0,0,0,0,1,3,0,2,5,1,0,1,4,3,1,2,0,1,3,装入 装入 装入 命中 装入 替换 替换 命中 命中 替换 替换 命中 替换 替换 命中 命中,0,1,3,0,2,5,1,0,1,4,3,1,2,0,1,3,装入 装入 装入 命中 装入 替换 命中 替换 替换 替换 替换 命中 替换 替换 替换 命中,磁表面存储器的读写原理,1,1,1,1,1,1,0,0,0,0,0,载体,磁层,写入线圈,读出线圈,I,w,e,v,存储介质：,磁层,读/写部件：,磁头,写入过程,写入时，记录介质在磁头下方匀速通过，根据写入代码的要求，对磁头线圈输入一定方向和大小的脉冲电流，使磁头导磁体磁化，产生一定方向和强度的磁场。由于磁头与磁层表面间距非常小，磁力线直接穿透到磁层表面，将对应磁头下方的微小区域磁化。写入电流的方向不同，磁层表面被磁化的极性方向也不同，可由此区别记录的二进制代码“0”和“1”。,磁表面存储器的读写原理,读出过程,读出时，磁头线圈不加磁化电流，作为读出线圈使用。当已经磁化的记录磁层位于磁头下方时，由于铁芯部分的磁阻远小于头隙磁阻，则记录磁层与磁头铁芯形成一个闭合磁路。大部分磁通将流经铁芯再回到磁层。如果记录磁层在磁头下方运动，则各位单元将依次经过磁头下方。每当转变区经过磁头下方时，铁芯中的磁通方向也将随之改变，于是在读出线圈产生相应的感应电势。,磁表面存储器的读写原理,磁表面存储器的记录方式,1,0,1,1,1,0,0,0,1,RZ,NRZ,NRZ-1,PE,FM,MFM,M,2,FM,磁记录方式又称为编码方式，它是按某种规律，将一串二进制数字信息变换成磁表面相应的磁化状态。常用的记录方式有7种。,6.改进型调频制（MFM）：记录方式基本上同调频制，写入“0”时，在整个位周期内电流方向都不变；写入“1”时，写入电流在位周期的中间时刻改变一次方向。不同之处是改进型调频只有当记录两个或两个以上“0”时，才在每个位周期的起始处改变写入电流方向。,7.改进的改进型调频制（M,2,FM）：记录“1”时，写电流在位周期中间改变方向；记录“0”时，写电流不改变方向。记录连续两个“0”时，写电流在位周期边界处改变方向；记录连续两个以上“0”时，写电流在前两个“0”的周期边界处改变方向；以后每隔两个“0”在周期边界处，写电流再改变一次方向。,1.归零制（RZ）：写入“1”时，写入的脉冲电流是正的；写入“0”时，写入的脉冲电流是负的。01之间写入脉冲电流回到零点。这种记录方式记录密度不高，目前一般不采用。,2.不归零制（NRZ）：写入“1”时，写入的脉冲电流是正的；写入“0”时，写入的脉冲电流是负的。01之间的写入脉冲电流不回到零点。连续记录“1”或“0”时，写入电流方向不变，只有当相邻两信息代码不同时，写入电流方向才改变，称为“见变就翻”。,3.不归零-1制（NRZ-1）：只有在写入“1”时，写入电流方向改变；写入“0”时电流方向不变。也叫做见“1”就翻的不归零制。,4.调相制（PE）：写入“1”时，写入电流由负变正；写入“0”时，写入电流由正变负。当连续写入相同信息时，在相同信息的交界处，写入电流方向要改变；当写入不同信息时，信息交界处电流方向不变。,5.调频制（FM）：写入“0”时，在整个周期内电流方向都不变；写入“1”时，写入电流在位周期的中间时刻改变一次方向。无论写入“0”还是“1”，在相邻信息交界处，写入电流都改变一次。由于写入“1”的磁翻转频率为写入“0”的两倍，所以又叫做倍频制。,硬盘存储器的结构,1.硬盘驱动器,盘片和磁盘组：存储各种程序和数据信息。,磁头：对盘片记录的信息执行读写操作。,磁头定位系统：驱动磁头沿盘片半径方向移动寻找目标磁道并精确定位。,主轴驱动系统：驱动盘片以额定转速围绕主轴高速、稳定地旋转。,磁盘,硬盘控制器,硬盘驱动器,组成,盘片、磁头,定位系统、传动系统,硬盘存储器的结构,2.硬盘控制器,读出放大器：对读出信号进行放大、整形，转变为数字信号。,写入电路：把要写入的数字信号转变为写入电流信号。,数据译码电路：把来自读出放大器的信号还原为数据信息，并进行,CRC,校验。,数据编码电路：按,MFM,制把数据信息编码为记录信息，并生成,CRC,校验码。,串并转换电路：把读出的串行数据转换为并行数据。,并串转换电路：把要写入的并行数据转换为串行数据。,数据缓存：为主机和硬盘驱动器之间进行数据传输提供缓冲。,DMA,控制器：向主机提出,DMA,请求并响应主机的,DMA,允许，控制主机和硬盘驱动器之间的数据传送。,3. 温彻斯特技术,将磁头、盘组、定位机构、主轴电机、读写电路等部件，密封在一个盘盒内，其防尘性能好，可靠性和定位精度高；,采用微型薄膜磁头，使磁头尺寸减小，重量减轻，浮动高度降低；,将集成化的读写电路安置在靠近磁头的位置，以改善高频传输特性，减少干扰；,采用接触起停式浮动磁头，使磁头在工作时处于自由悬浮状态，不与记录区接触，延长了磁头和盘片的使用寿命。,硬盘存储器的信息分布,1.硬盘地址格式,驱动器号,磁道号,记录面号,扇区号,1,#,2,#,3,#,4,#,5,#,6,#,7,#,8,#,1.硬盘盘片结构,硬盘表面分布很多同心圆，每个圆都是一条磁道。每个,扇形区域称为扇区（虚线是不存在的），所有二进制代码刻,画在磁道上。磁头对准磁道，沿着半径方向由外向内运动，,由定位机构控制磁头，主轴控制磁片旋转，使磁头找到磁,道，再找到所需要的扇区。,2.信息分布,盘组：,多个盘片，双面记录。,圆柱面：,各记录面上相同序号的磁道构成一圆柱 面。（柱面数=道数/面）,数据块：,扇区（定长记录格式）,硬盘存储器的信息分布,硬盘存储器的信息分布,3.磁道记录格式,G,1,扇区1,#,扇区2,#,扇区n,#,G,4,SYNC,地址标志,圆柱面号,磁头号,扇区号,CRC,G,2,数据区标志,G,3,CRC,用户数据,硬盘存储器的技术指标,1.记录密度,道密度：沿盘片半径方向在单位长度上刻划的磁道数量。,位密度：沿磁道圆周在单位长度上记录的二进制位数。,面密度：指单位面积上记录的二进制位数。,2.存储容量,非格式化容量：指硬盘存储器所能存储的总位数，包括各种格式信息的位数。,格式化容量：指各个扇区用户数据字段的容量总和。,3.平均寻址时间,平均寻道时间：启动硬盘后，将磁头定位于目标磁道所需的平均时间。,磁头译码时间：根据磁盘地址提供的记录面号选择读写磁头所需的时间。,平均等待时间：磁头等待要读写的扇区旋转到磁头所在位置的平均时间。,4.数据传输率,内部数据传输率：磁头和硬盘高速缓存之间在单位时间内传送的位数或字节数。,外部数据传输率：主机和硬盘高速缓存之间在单位时间内传送的位数或字节数。,5.高速缓存：即硬盘控制器中高速缓冲存储器的容量。,6.误码率：从硬盘读出的错误信息位数和读出的总位数的比值。,CPU访问硬盘的过程：先找到磁道，然后找记录面，扇区编号。从外向内磁道号从0开始逐渐变大。磁头由定位机制控制，由外向内运动，从0磁道开始，找到目标磁道。,高速缓存：硬盘中也有高速缓冲存储器，位于硬盘存储器内部，是主存和盘片传输信息的中介。之前讲的CPU和主存之间的高速缓冲存储器是用与平衡CPU和主存之间的速度差异。,练习,1.某计算机系统的主存储器为00001FFFH的ROM地址空间，现在需要增加一个16K8位的RAM地址空间，其起始地址为2000H。可选用的RAM芯片为8K4位，芯片本身具有片选和写使能等控制信号。此外CPU提供了16条地址线A15A0和8条数据线D7D0，以及R/(读/写)、(存储器访问请求)等控制信号线。请设计出CPU与RAM存储器连接的逻辑结构图。,