数字电路第六章时序逻辑电路

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 时序电路的分析与设计,教学要求：,1、掌握寄存器、移位寄存器、计数器、顺序脉冲发生器,及时序逻辑电路的分析和设计方法。,2、掌握时序逻辑电路的共同特点和一般分析、设计方,法，对于任何同步时序逻辑电路能够用SSI组件自行设,计。,3、对所讲的常用时序逻辑部件的功能、原理和主要用途,要熟练掌握，并能以这几种MSI为组件，设计其它功,能的时序逻辑电路。, 时序电路概述,一、组合逻辑电路,在组合逻辑电路中，任一时刻的输出仅与该时刻输 入变量的取值有关，而与输入变量的历史情况无关。,1、框图：,2、表达式：,3、特点：,输出只取决于当时的输入。,无反馈。,和时间T无关。,无记忆功能。,二、,时序电路,在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有关。,1、框图：,X ：外部输入信号；,Q,：存储电路的状态输出,Z ：外部输出信号；,Y,：存储电路的激励信号,2、表达式：,A、输出方程：,B、驱动方程：,（激励方程）,C、状态方程：,3、特点：,A、输出不仅与该时刻电路的输入信号有关，而且还,与电路过去的输入情况有关。,B、有反馈。,C、与时间T有关。,D、有记忆功能。,三、时序电路的分类,1、按工作方式,A、同步时序电路：,在同步时序电路中，存储元件状态 的更新是靠,同一个CP时钟脉冲，,且在时钟脉冲的,特,定时刻,更新存储元件状态。,B、异步时序电路：,在异步时序电路中，各存储元件状,态的更新由,不同的CP时钟,脉冲在,特定时刻,决定。,2、按输入与输出的关系,A、米里型电路Mealy ：,输出由,外部输入,和内部状态来 决定。,B、模尔型电路Moore ：,输出仅由内部状态来决定。,3、几种不同类型的时序电路,A、同步时序电路米里型：,(有输入信号）,B、同步时序电路模尔型：,（无输入信号）,（J、K悬浮相当,于接高电平。）,在电路设计中严禁采,用此方式获得高电平。,C、异步时序电路模尔型：,四、时序电路的功能描述,1、逻辑方程式,输出方程：,驱动方程,(,激励方程) ：,状态方程：,2、时序电路的状态表和状态图,状态表和状态图是研究时序电路的主要逻辑工具。,在时序电路中，其状态是由时序电路中存储电路的输出给出。在采用触发器构成存储电路时，触发器的状态就称为时序电路的状态。,3、Mealy型电路的状态图和状态表：,在mealy型电路中，,时序电路的输出与它的现态及输入都有关。,在,状态图,中，常在箭头上标注的是输入输出，而在,状态表,中，其表列的是：输入/初态、,次态输出。,A、已知一时序电路的次态真值表，,试画出其状态表，状态图和写出,输出函数表达式。,1)、状态表：,2)、状态图：,3)、输出函数表达式：,它属于米里型电路。,B、已知一时序电路的次态真值表，试作状态表，状态 图并写出输出函数Z的逻辑表达式。,1)、状态表：,2)、状态图：,3)、逻辑表达式,：,（属于米里型）,4、 Moore型电路的状态图和状态表,在Moore型电路中，输出仅与时序电路的初态有关。,A、已知一时序电路次态真值表，试作状态表，状态图并写出Z表达式。,1)、状态表,：,2)、状态图：,3)、表达式： (属于模尔型),2 时序电路的分析,时序电路分析的目的，就是在已知时序逻辑电路情况下，分析该电路的逻辑功能。,一、分析时序电路的流程图,某一时序电路,写出Z、 Y、Q,n+1,表达式,作次态真值表,作状态表及状态图,说明逻辑功能,二、分析时序电路的一般步骤,1、根据已知电路，分清电路各组成部分（组合与,存储），确定输入与输出信号。,2、确定输出函数的逻辑表达式及激励信号的逻辑表,达式。,3、根据激励信号，考虑所用触发器的特征方程，写,出状态方程。作出时序电路的次态真值表。,4、由次态真值表，作出时序电路的状态表和状态,图。,5、用文字说明电路的逻辑功能，必要时，作出电路,的时间波形图。,三、同步时序电路分析举例,1、分析图示同步时序电路的逻辑功能：,Mealy型电路,A、输出与激励表达式：,B、状态方程：,C、状态表，状态图：,D、次态与输出卡诺图：,E、波形图：,F、逻辑功能分析：,当,X,=0,时，状态转移按,0001101100规,律变化，实现模4加法计数,器的功能。,当,X,=1,时，状态转移按,0011100100规,律变化，实现模4减法计数,器的功能。,该,电路是一个同步模,4可逆计数器。X为加/减,控制信号，Z为借位输出。,2、分析图示同步时序电路的逻辑功能：,Moore型电路,A、输出与激励表达式：,B、状态方程；,C、列状态表， 画状态图：,D、画波形图：,E、逻辑功能分析,：,电路在CP脉冲作用下，把宽度为T的脉冲以三次分配给Q,0,、Q,和Q,2,各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自启动能力。,四、异步时序电路分析,1、 异步时序电路特点：,触发器状态的变化不是同时发生的。,2、 异步时序电路的分析方法,：,A、步骤与同步时序电路分析相同。,B、与同步时序电路不同的是，,要写出时钟方程,。,C、状态方程要与时钟方程联合考虑。,只有在时钟信号作用的触发器才需要用特性方程去计算次态，而没有时钟信号作用的触发器将保持原来状态。,3、,分析图示异步时序电路的逻辑功能：,A、输出与激励,表达式：,B、状态方程：,C、状态表与状态图：,D、波形图：,E、逻辑功能分析：,该电路是一个,异步,十进制加法计数器，并具有自启动能力。,3 若干常用的时序逻辑电路,一、寄存器,寄存器用于寄存一组二进制代码，它被广泛用于各类数字系统和数字计算机中。因为一个触发器能存储一位二进制代码，所以,用n个触发器组成的寄存器能存储一组n位二进制代码。,由数据锁存器构成的能寄存四位数据的寄存器如图所示。,1、触发型集成寄存器(74LS171),74LS171的逻辑符号，功能表如下所示。,其中：C,r,为异步清 0 端，,当C,P,=1时，在CP上升沿作用下，接收输入代 码，输出Q 。,当C,P,=0时，输出保持不变。,2、锁存型集成寄存器(74LS373),74LS373的逻辑符号，功能表如下所示。,当EN,1,EN,0,=10 时：输出Q随输入D变化，接收输入代码。,当EN,1,EN,0,=00 时：锁存代码；,当EN,0,=1时： 输出端的三态门处于禁止状态， 因此输出为高阻,。,二、移位寄存器,所谓移位寄存器，就是已存入寄存器的代码，在同步脉冲CP（这时称为移位脉冲）作用下，可以进行向左或向右移动的寄存器。,移位寄存器的功能和电路形式较多，按移位方向来分有左向移位寄存器、右向移位寄存器和双向移位寄存器；按接收数据的方式可分串行输入和并行输入；按输出方式可分串行输出和并行输出。,移位寄存器中任意一级实现移位功能的数字表达式是：,1、单向移位寄存器,单向移位寄存器如图所示，电路是由维持阻塞式D触发器组成的四位单向移位（右移）寄存器。,A、四位单向移右寄存器：,其中：R,i,为外部串行数据输入（或称右移输入）,R,o,为外部输出（或称移位输出）,Q,3,Q,2,Q,1,Q,0,输出端为外部并行输出,CP为时钟脉冲输入端（或称移位脉冲输入端， 也称位同步脉冲输入端）,清0端信号将使寄存器清0（ Q,3,Q,2,Q,1,Q,0,=0000）,B、各触发器的激励信号,表达式：,C、,设输入,R,i,=1011,，,则清0后在移位脉冲CP的作用下，移位寄存器中数码移动的情况如表所示。各触发器输出端Q,3,Q,2,Q,1,Q,0,的波形如图所示。,2、双向移位寄存器,A、双向移位寄存器如图所示,：,其中：,Q,5,为右移串行输入，,Q,0,为左移串行输入,Q,1,为右移串行输出，,Q,4,为左移串行输出,Q,4,Q,3,Q,2,Q,1,输出端为并行输出端,CP,为移位脉冲输入端,D,4,D,3,D,2,D,1,为并行数据输入端,M端为工作方式控制端,清0端信号将使寄存器清0（,Q,4,Q,3,Q,2,Q,1,=0000） 接收信号将数据,D,4,D,3,D,2,D,1,写入到寄存器中。,B、输出与激励表达式：,当M=1时：电路实现右移功能,当M=0时：电路实现左移功能,3、 集成移位寄存器（74LS194）,74LS194是四位通用移位寄存器，具有,左移，右移，并行置数、保持、清除,等多种功能。,A、 逻辑符号图：,其中：,D,0,D,3,：并行数码输入端。,C,r,：异步清 0 端，低电平有效。,S,R,、,S,L,：右移、左移串行数码输入端。,S,1,、,S,0,：工作方式控制端。,B、74LS194 功能表：,三、 计数器,1、概述,A、功能：,累计输入脉冲的个数。它不仅可用来计数、,分频、还可以对系统进行定时、顺序控制等。,B、构成：,由存储电路与相应的控制逻辑构成，,一般无Z输出，其X输入实际为控制信号。,C、分类：按时钟控制方式分：,异步、同步。,按计数值增减分：,加法、减法、可逆。,按模值分：,二进制、十进值、任意进制。,D、常用几个术语：,1)、计数系列：,计数器状态变化的顺序。,例：二进制编码加法,计数序列为：,循环编码计数序列为：,2）计数状态：,计数状态是指状态变量的组合。,3）计数器的模（N)：,计数器的模是指计数器,状态的个数,。,如：触发器级数 R=3，若有8个计数状态，模 N=8；,若有6个计数状态，模 N=6。,4）计数器的容量：,计数器所能表示的最大值。N位二进制计数器的容量为2,n,-1。例模16计数器的容量为15。,5）分频,把脉冲的频率由高分到低，使输出信号的频率比输入信号的频率低。,利用计数器每计N个计数脉冲输出一个进位或借位脉冲，使输出脉冲的频率是输入脉冲频率的N分之一。,2、 同步二进制加法计数器,A、逻辑电路图：,B、输出与激励表达式：,C、状态方程：,D、状态表，状态图：,E、波形图：,功能：,模16计数器,。,3、同步十进制可逆计数器,A、逻辑电路图：,B、输出与激励表达式：,C、状态转移表：,由T触发器的特征方程（ ）和其激励函数可求得各触发器的状态方程。但由T触发器的特征表已知：,当,T,=1时，触发器发生状态转换；当,T,=0时，触发器保持原状态。,因此，根据 的取值可直接求得 。,D、状态转移图：,E、,多余状态的检查,：,该电路具有多余状态，对多余状态的检查如表所示，不难看出该电路具有自启动特性。,F、波形如图：,当,M,=1、初始状态为全0时的工作波形,如图所示：,4、集 成 计 数 器,集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。目前由TTL和CMOS电路构成的MSI计数器都有许多品种， 如表所示：,A、异步集成计数器74LS90,74LS90是二五十进制异步计数器。,1)、逻辑符号如图所示：,2)、74LS90功能表 ：,3)、电路分析：,当满足,R,01,R,02,=0、,S,91,S,92,=0,时电路才能执行计数操作。,当计数脉冲从,CP,1,输入，,CP,2,不加信,号时，,Q,A,端输出,2,分频信号，即实,现二进制计数。,b.,当,CP,1,不加信号，计数脉冲从,CP,2,输,入时，,Q,D,，,Q,C,，,Q,B,实现五进制计数。,c.,实现十进制计数有两种接法。,：,Q,A,接,CP2,，,即先模,2,计数，后模,5,计数，由,Q,D,、,Q,C,、,Q,B,、,Q,A,输出,8421 BCD,码，最高位,Q,D,作进位输出。,：,Q,D,接,CP1,，,即先模,5,计数，后模,2,计数，由,Q,A,、,Q,D,、,Q,C,、,Q,B,输出,5421BCD,码，最高位,Q,作进位输出。,B、同步集成计数器74LS161,74LS161是模2,4,(四位二进制),同步计数器，具有计数、保持、,预置、清0功能。,1)、逻辑符号如图示：,其中：,Q,D,、,Q,C,、,Q,B,、,Q,A,是计数输出，,Q,D,为高位,。,O,C,为进位输出端，,O,C,=,Q,D,Q,C,Q,B,Q,A,T,，仅当 T=1且计数状态为1111时，,O,C,才变高， 并产生进位信号。,CP,为计数脉冲输入端，上升沿有效。,C,r,为异步清0端，低电平有效,LD,为同步预置端，低电平有效,P、T,为计数器允许控制端，高电平有效，,只有当,C,r,=,LD,=1，,P.T,=1，在,CP,作用,下计数器才能正常计数,2)、 74161功能表 ：,4 同步时序电路的设计,一、基于SSI设计同步时序电路的一般步骤,1、逻辑抽象，建立原始状态转换图/表。,根据电路输入的各种可能及输出的要求，确定电路应具有状态的数目，并画出原始状态图与状态表。,是,关键,也是基础，关系到设计结果是否能满足设计要求。,2、进行状态化简，消去多余状态。得到最简状态转换图/表。,3、进行状态分配，画出编码后的状态转换图/表。,时序逻辑电路的状态是用触发器的不同组合来表示的，所以,先确定触发器的个数n，并给每个状态分配一组二值代码。,状态数N的取值为：,4、选定采用的触发器，求出电路的输出方程、驱动方,程。,5、画出逻辑图。,6、检查设计的电路能否自启动。若不能自启动，应设法解决或修改设计，或加异步置位电路，置初态（如置“0/1”）电路。,注意：如果所设计的电路中触发器所能表示的状态,多,于,该电路需要的状态时，就需对电路处于多余,状态时进行检查（自起动检查）。,7、作出时间波形图(必要时)。,二、设计分析,（一）建立原始状态图和状态表,（宁多勿缺）,根据设计命题要求初步画出的状态图和状态表，称 为原始状态图和原始状态表，它们,可能包含多余状 态。,从文字描述的命题到原始状态图的建立往往没有明显的规律可循，因此，在时序电路设计中这是较关键的一步。,1、画原始状态图、列原始状态表一般步骤：,A、分析题意，确定输入、输出变量。 ,B、设置状态。首先,确定有多少种信息需要记忆,，然后对,每一种需要记忆的信息设置一个状态并用字母表示。,C、,确定状态之间的转换关系，,画出原始状态图，列出,原始状态表。,2、例：建立,五,状态加1与加2计数器的原始状态图和原,始状态表。,A、分析：,该电路具有五个状态，有一个输入X(控制加1或加2 )。,当X=0时，,在CP作用下，电路S0S1S2S3S4S0的顺序每次走一步，相当于由CP实现每次加1。,当X1时，,电路按S0S2S4S1S3S0顺序每次走两步，相当于由CP实现每次加2。,很明显本电路应包含5个状态，故可画5个圆圈，顺序标上S0，S1，S2，S3，S4。按照问题的要求即可建立起相应的状态图和状态表,。,B、原始状态图和原始状态表：,3、例：建立“01”序列检测器的原始状态图和原始状,态表。,所谓序列检测器，是指电路能对一个特定序列的,代码进行检测。,序列检测器具有一个输入X（随机的序列代码）和一个输出Z。,当输入X信号中出现01序列，检测器能识别出，并产生输出信号“1”。对于其它任何输入，输出均为“0”。,例如： X：,Z：,A、分析：,1)、首先，假定电路处于A状态（初态），若输入为1。,因为1不是被识别的输入序列“01”的第一个元素，电,路输出为0并停留在A态。,2)、若电路处于A态，输入为0。这是被识别的输入序列,“01”的第一个元素，应将这个情况记下，即要转至状态B，此时输出应为0。,3)、当电路处于B态，输入为0。这不是被识别的输入序列“01”的第二个元素，仍为第一元素，所以输出为0，并停留在B态。,4)、当电路处于B态，输入为1。这是被识别的输入序列 “01”的第二个元素，将这个情况记下，即转至状态C，此时输出为1。,5)、若电路处于C态，输入为0。这是 “01” 序列的第一个元素，电路应转至B，其输出应为0。,6)、若电路处于C态，输入为1。这不是 “01” 序列的第一个元素，电路应转至A态，其输出也应为0。,B、 设状态：,A： 初态，B： “0”态,C： “1”态,C、原始状态图：,（不一定是最简的）,D、原始状态表：,A、C状态是等价的，,可以消去一个。,4、例：建立“111”序列检测器的原始状态图和原始状态,表。该电路的功能是当连续输入三个,“,1,”,时，电,路输出为1，否则输出为0。 ,A、确定输入变量和输出变量。,设该电路的输入变量为X，代表输入串行序列，输出变量为Z，表示检测结果。根据设计命题的要求，可分析出输入X和输出Z之间的关系为：,Z 000000111000,B、设置状态。,分析题意可知，该电路必须记住以下几件事：收到了一个1；连续收到了两个1；连续收到了三个1。因此，加上初始状态，共需四个状态，并规定如下：,S,0,：初始状态，表示电路还没有收到一个有效的1。,S,1,：表示电路收到了一个1的状态。 ,S,2,：表示电路收到了连续两个1的状态。 ,S,3,：表示电路收到了连续三个1的状态。,C、 画状态图，列状态表。,画状态图时应先从初始状态,S,0,出发。,当电路处于,S,0,状态时：,若输入,X,=0： 电路保持,S,0,状态不变，输出,Z,=0 。,若输入,X,=1： 电路应转向新状态,S,1,，输出Z=0。,以此类推。 ,状态图，状态表：,5、例：设有一同步电路，它有两个输入X,2,、X,1,，一个输出Z。电路在X,2,X,1,=00之后，当X,2,X,1,=11或X,2,X,1,10时，Z=1。电路在其它情况下，Z=0。,试画出原始状态图、列出原始状态表。,A、设状态,A：初态，B：00，,C：00 11,10,B、状态图：,C、状态表：,（二）状态化简,在建立原始状态图和原始状态表时，将重点放在正确地反映设计要求上，因而往往可能会多设置一些状态，但,状态数目的多少将直接影响到所需触发器的个数,。对于具有M个状态的时序电路来说， 所需触发器的个数n由下式决定：,状态数目减少会使触发器的数目减少并简化电路。,状态简化的目的就是要消去多余状态，以得到最简状态图和最简状态表。,1、 状态的等价,设有两个状态,A,和,B,，若在,任意一个输入,情况下，其,电路输出相同，次态也相同,，则称,A,和,B,是等价状态或等价状态对，记作,AB,。凡是,相互等价的状态都可以合并成一个状态。,A、状态等价的判断：,1)、输出相同，次态相同。,因为：S1,S2输出相同， 次态相同。,所以： S1，S2等价。,2)、输出相同，次态相同/,交错。,因为：S1,S2输出相同， 次态相同/交错。,所以： S1，S2等价。,3),、,输出相同，次态相同/,循环。,因为：S1,S2输出相同， 次态相同/循环。,所以： S1,S2,S3等价。,4 )、输出相同，次态相同/,S1和S2与S3和S4互为隐含条,件，若S1和S2等价则S3和S4等价。,因为：S2和S4与S1和S3互,为隐含条件，因S1和S3等,价则S2和S4等价。,B、寻找所有最大等价类,1)、等价状态具有,传递性：,若A和B等价，A和C等,价，则B和C也等价，记作BC。,2)、相互等价状态的集合称为,等价类，,凡不被其它,等价类所包含的等价类称为,最大等价类。,例如，根据等价状态的传递性可知，若有,AB,和,AC,，则有,BC,，它们都称为等价类，而只有,ABC,才是最大等价类。,3)、若某一状态和其它状态都不等价，则其本身就,是一个最大等价类。,4)、,状态表的化简，实际就是寻找所有最大等价类，,最后得到最简状态表。,C、举例：分析下列状态表中状态等价情况。,a. 状态,S,2,和,S,5,为等价状态。,b. 状态,S,6,和,S,7,为等价状态。,c. 状态,S,1,和,S,3,等价，状态,S,2,和,S,4,也等价。,d. 状态,S,1,和,S,3,等价，状态,S,和,S,4,也等价。,.表中所有最大,等价类为,S,1,S,3,，,S,2,S,4,S,5,，,S,6,S,7,。,e. 最简状态表：,2、状态化简的方法,A、直观化简法：,例：化简下列状态表,可以看出D与E等价，B与C,等价。五个状态可以消除两,个，变为三个状态。,输出相同，次态相同,输出相同，次态交错,输出相同，次态循环,输出相同，次态,S1和S2与S3和S4互为隐含条件，,若S1和S2等价则S3和S4等价。,B、 隐含表化简法：,以下面原始状态表为例。,1)、作隐含表：,隐含表格是一种两项比较的,直角三角形表格,。,a. 其隐含表的纵坐标为B,、,C,、,D,、,E,、,F,、,G六个状态（,缺头,）,b. 其横坐标为A,、,B,、,C,、,D,、,E,、,F六个状态（,少尾,）,c. 表中的每一个小格用来记录一个状态对的等价比,较情况。,2)、 顺序比较：,对原始状态表中的每一对状态逐一比较。,a. 输出相同，次态相同：等价在小格内填。,b. 输出不同：不等价在小格内填。,c. 输出相同，次态不同： 等价不定，写出次态。, 按上述规则将原始状态表顺序比较后，所得的,隐含表如图所示。,3)、关连比较对顺序比较中需要进一步比较的,状态对进行比较：,a.从隐含表图可见，顺序比较后只有C和F已确定是等价,状态对，记为CF。但AB,、,AE,、,BE,、,DG是否为等价,状态对还需要检查其隐含状态对，其余状态均不等,价。,b.状态A和B是否等价决定于隐含状态对C,、,F。因为C,、,F为等价，所以状态A和B为等价状态对，记为AB,c.状态A和E是否等价决定于隐含状态对B、E，而状态B,和E是否等价决定于隐含状态对A、E，故B、E和A、E,互为隐含。而已知AB，所以有AE和BE。,d.状态D和G是否等价决定于隐含状态对C、D,和D,、,E，,而状态对C,、,D 和D,、,E不等价，所以状态D和G不等,价。,4)、找出最大等价类,根据以上求得的全部等价状态对，可求得该状态表的最大等价类为 ABE、CF、D和G。,5)、列出最简状态表,从每一个最大等价类中选出一个为代表，现分别从最大等价类ABE、CF、D和G中选出A 、C 、D 和G，作为简化后的四个状态，可作出最简状态表如表所示。,（三）、状态分配,状态分配是指将状态表中每一个字符表示的状态赋以适当的二进制代码，得到代码形式的状态表（二进制状态表），,以便求出,激励函数和输出函数,，最后完成时序电路的设计。,状态分配合适与否，虽然不影响触发器的级数，但对所设计的时序电路的复杂程度有一定的影响。然而，要得到最佳分配方案是很困难的。这首先是因为编码的方案太多，如果触发器的个数为,n,，实际状态数为M，则一共有2,n,种不同代码。若要将2,n,种代码分配到M个状态中去，并考虑到一些实际情况，有效的分配方案数为：,1、采用相邻法进行状态分配：,相邻法的三条原则，即符合下列条件的状态应尽可能分配相邻的二进制代码。,A、输入相同，次态相同，现态相邻。 ,B、同一现态，次态分配相邻。 ,C、输出相同，现态相邻。,2、试对下表所示的状态表,进行状态分配。,从状态表可见，它有四个,状态,S,1,、,S,2,、,S,3,、,S,4,，故电路使,用两个触发器，即需要两个状,态变量Q,1,、Q,0,进行编码。为方,便起见，通常用卡诺图来表示,分配结果。,按原则一,S,1,S,2,、,S,2,S,3,应分配相邻代码。 ,按原则二,S,1,S,3,、,S,1,S,4,、,S,2,S,3,应分配相邻代码。,按原则三,S,2,S,3,应分配相邻代码。 ,根据三条原则，将状态分配方案填入卡诺图中，它仅未满足,S,1,S,3,相邻。所以，分配结果为,S,=00，,S,2,=01，,S,3,=11，,S,4,=10。 最后可得到二进制状态表如表示。,三、同步时序电路的设计举例,1、 试用JK触发器完成“111”,序列检测器的设计：,A、建立原始状态表：,原始状态表如表示,B、状态化简：,用直接观测法可知，,S,2,、,S,3,为等价状态对，,简化后可得最简状态表。,输入相同，次态相同，现态相邻。同一现,态，次态分配相邻。输出相同，现态相邻。,C、状态分配：,该时序电路共有三个状态，采用两个JK触发器，状态变量为,Q,1,、,Q,0,。,按原则一，,S,1,S,2,相邻；按原则二，,S,0,S,1,和,S,0,S,2,相邻； 按原则三，,S,0,S,1,相邻。综合考虑后分配,S,0,S,1,和,S,1,S,2,相邻，状态分配编码表如图示。最后状态分配为,S,0,=00，,S,1,=10，,S,2,=11。状态分配后得到二进制状态表。,D、确定激励函数和输出函数,：,根据状态表填写次态和输出函数卡诺图，从而求得次态和输出方程组，然后,将各状态方程与所选用的触发器的特征方程对比,，便可求出激励函数。这种方法称为状态方程法。,当选用,JK触发器,时，为了使状态方程与触发器的特征方程便于对比，尽可能,将状态方程写成所用触发器的形式。,因此，必须将次态卡诺图按,现态,分成两个子卡诺图，然后分别在子卡诺图中画圈简化,，这样就可方便地求得系数 。,次态与输出卡诺图：,卡诺图化简后得：,E、 自启动检查：,即将Q1Q0=01代入状态方程求出对应的次态。,电路具备自启动功能。,F、“111”序列检测器的逻辑图：,2、设有一时序电路，它有两个输入X,2,、X,1,，一个输出,Z。电路在X,2,X,1,=11之后，当X,2,X,1,=00或X,2,X,1,10时，,Z=1。试用JK触发器设计此时序电路。,A、建立原始状态图、状态表。,1)、设状态： A： 初态,B：11,C: 11 00,10,2)、状态图：,3)、状态表：,B、状态化简：,AC等价,最小化状态表：,C、状态分配：,设 A=0，B=1,二进制编码状态表：,D、激励与输出函数式,F、,逻辑图：,3、用JK触发器设计一个五进制同步计数器，要求状态转换关系为：,A、列状态表,：,根据题意，该时序电路有三个状态变量，设状态变 量为,Q,2,、,Q,1,、,Q,0,，可作出二进制状态表如下表所示，它是一个非完全描述时序电路的设计。,B、确定激励函数,由次态卡诺图求出其状态方程和激励函数如下：,C、自启动检查,根据状态方程，检查多余状态的转移情况如表所,示，其完整的状态图如图所示。,可看出，该电路一旦进入状态100，就不能进入计数,主循环，因而该电路不能实现自启动，需要修改设计。,D、电路不能自启动的克服：,在非完全描述时序电路中，由于存在无效状态，使得在激励函数的获取过程中出现了任意项。在求取激励函数时，如果某任意项被圈入卡诺圈，则该任意项被确认为1，否则被确认为0。 由于,圈法的随意性，故无效状态的转移可能出现死循环使电路不能自启动。,1)、克服死循环的方法：,克服死循环的关键是使,100,状态进入到主循环的某一状态，不再把,100,状态作为任意项。,设,100,状态在CP作用下进入,101,状态。,由于,100,状态到,101,状态只有Q,0,发生了改变，故只要重新求出Q,0,次态方程即可。,2)、求Q,0,次态方程：,3)、自启动检查：,重新检查多余状态的转移情况如下表所示，其状态图如图所示，可以看到该电路具有自启动能力。,E、逻辑图,4、 用D触发器设计一个模七同步加法计数器。,A、 画状态图，列状态表：,根据题意，该时序电路有三个状态变量。设状态变量为,Q,2,、,Q,1,、,Q,0,，可作出二进制状态表如表所示。它是一个,非完全描述时序电路的设计。,B、确定激励函数和输出函数：,由状态表画出,Q,2,、,Q,1,、,Q,0,的次态卡诺图如图所示。,当使用D触发器实现时序电路时，由于D触发器的特征方程为,Q,n,+1,=D，因此，可从次态卡诺图直接求出D触发器的激励函数：,C、 自启动检查：,将多余状态111代入状态方程，求出次态为100，则电路的状态图如下图所示，该电路具有自启动能力。,D、逻辑图：,解法2：,利用MSI器件设计一个同步模7计数器。,利用74LS161的预置数功能，置初始值为9，计满15后进位端输出进位脉冲。再利用进位脉冲控制预置数功能，置初始值为9。,P54,五、 采用MSI实现任意模值计数分频器,1、 采用集成计数器实现任意模值计数分频器,集成计数器可以加适当反馈电路后构成任意模值 计数器。,设：计数器的最大计数值为N，若要得到一个模值为M,(MN),的计数器，则只要在N进制计数器的,顺序计数过程,中，设法使之跳过(N-M)个状态，只在M个状态中循环就可以了。通常MSI计数器都有,清0，置数,等多个控制端，因此实现模M计数器的基本方法有：,反馈清0法,(或称复位法)。,反馈置数法,(或称置数法)。,A、反馈清0法,基本思想：,计数器从全0状态,S,0,开始计数，计满M个状,态后产生清0信号，使计数器恢复到初态,S,0,，然后再重复上述过程。,具体做法又分两种情况：,1)、异步清0：,计数器在,S,0,S,M,-1,共,M,个,状态中工作，,当计数器进入,S,M,状态时，,利用,S,M,状态,进行,译码产生清0信号并反馈到,异,步清0端,，使计数器立即返回,S,0,状态。,其示意图如图中虚线,所示。,由于是异步清0，只要,S,M,状态一出现便立即被置成,S,0,状态，因此,S,M,状态只在极短的瞬间出现，通常称它为,“,过渡态,”,。所以在计数器的稳定状态循环中,不包含,S,M,状态。,2)、同步清0：,计数器在,S,0,S,M,-1,共,M,个,状态中工作，当计数器进入,S,M,-1,状态时，,利用,S,M,-1,状态译,码产生清0信号并反馈到,同步,清0端,，此时输出状态不变，,要等下一个有效时钟来到时，,才完成清0动作，使计数器返回,S,0,。,可见，同步清0没有过渡状态，其示意图如图中实线所示。,B、反馈置数法,由于,置数操作可以在任意状态下进行，它可以通过预置功能使计数器从某个预置状态,S,i,开始计数，计满,M,个状态后产生置位信号，使计数器又进入预置状态,S,i,，然后再重复上述过程。,对于,同步预置的计数器,，,使置数(LD)有效的信号应从,S,i,+,M,-1,状态译出，等下一个CP,到来时，才将预置数置入计,数器，计数器在,S,i,、,S,i,+1,、,S,i,+,M,-1,共,M,个状态中循环，如,图中实线所示；,对于,异步预置的计数器,，,使置数(LD)有效的信号应从,S,i+M,状态译出。当,S,i+M,状态一,出现，置数信号就有效，,立即将预置数置入计数器，,它不受CP控制，所以,S,i+M,状,态只在极短的瞬间出现,（,过渡态,），稳定状态循环,中不包含,S,i+M,，如图中虚线所示。,C、设计任意模值计数器的步骤：,1)、选择模,M,计数器的计数范围，确定初态和末态；,2)、确定产生清0或置数信号的译码状态，然后根据,译码状态设计译码反馈电路；,3)、画出模,M,计数器的逻辑电路。,D、例：用74LS161实现模7计数器：,74161有,异步清0和同步置数功能,，因此可以采用异步清 0 法和同步置数法实现任意模值计数器。,1)、异步清 0 法：,2)、置数法：,通过控制同步置数端,LD,和预置输入端,DCBA,来实现模,M,计数器。由于置数状态可在,N,个状态中任选，因此实现的方案很多。,a、同步置数0(前,M,个状态计数)。,b、用进位输出端,O,C,置数法(后,M,个状态计数)。,c、中间任意,M,个状态计数：,2、采用集成移位寄存器实现任意模值计数分频器,A、移位寄存计数器的构成：,移位寄存计数器的一般结构如图所示：,当 时：移位寄存器计数器称为环型计数器。,当 时：移位寄存器计数器称为扭环计数器。,(注：n寄存器的个数）,B、环型计数器：,1)、环型计数器的结构：,环型计数器的结构如图所示：,由74LS194构成的四位右移环型计数器如图示：,B、74LS194 功能表：,2)、环型计数器的完全状态图：,3)、环型计数器自启动功能的实现,：,为了使环型计数器具有自启动特性，设计时要进行修正。修正后的四位环型计数器如图示，它利用74LS194 的预置功能，并进行全0序列检测，有效地消除了无效循环，其状态图如图示。,4)、环型计数器的特点：,A、计数长度为N=n，n为触发器的个数。,B、不具备自启动功能，需设置初始状态。,C、所有触发器中只有一个为1或0，故Q端输出不用加译码器。,D、,在CP作用下Q端输出矩形脉冲，可视为矩形脉冲发生器。,E、状态效率低， n个触发器只能记录n个状态。,C、扭环计数器(也称循环码或约翰逊计数器),1)、扭环计数器的结构：,扭环计数器的结构如图所示：,由74LS194构成的四位扭环计数器如图示：,2)、扭环计数器的完全状态图：,3)、有自启动特性的,扭环计数器,：,4)、扭环计数器的特点：,A、状态效率低，n个触发器能记录2n个状态。,B、不具备自启动功能，需设置初始状态。,C、每次状态变化只有一个触发器翻转，因而不会产生,竞争、冒险现象，且译码电路也比较简单。,5)、用扭环计数器作分频器：,扭环计数器输出波形的频率比时钟频率降低了2,n,倍， 所以它可以用作偶数分频器。,如果将反馈输入方程改为：,则可以构成奇数分频器，其模值为,M,=2,n,-1。用,74LS194 构成的 7 分频电路如图示，其状态变化,与扭环计数器相似，但跳过了全 0 状态。,74LS194 构成的 7 分频电路与状态表：,5 序列信号发生器,序列信号,是一种周期性信号，在每个循环周期中，1和0数码按一定的规则顺序排列。,序列信号发生器,是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。,一、移位型序列信号发生器,1、结构框图：,它由移位寄存器和组合反馈网络组成，从移位寄存器的某一输出端可以得到周期性的序列码。,2、设计步骤：,A、 确定移存器位数n：,2,n-1,M,2,n,（,M,为,序列信号的循环长度） ,B、确定移位寄存器的,M,个独立状态。,将给定的序列码按照移位规律每n位一组，划分为,M,个状态。,若,M,个状态中出现重复现象，则应增,加移位寄存器位数。,用n+1位再重复上述过程，直,到划分为,M,个独立状态为止。,C、根据,M,个不同状态，作状态转移表和写出反馈激,励函数表达式。,D、检查自启动性能。,E、画逻辑图。,3、例：设计一个产生 11000 序列的序列信号发生器。,A、确定移存器位数n。 因,M,=5， 故,n,=3。,B、确定移存器的五个独立状态。,将序列码 11000 按照移位规律每三位一组，划分五个状态为 110、100、000、001、011。,C、作状态转移表和写出反馈激励函数表达式。,由于状态转移符合移存规律，,因此只需设计输入第1级的激,励信号。,通常采用D触发器,构成移位寄存器，由卡诺图，,可以求得：,D、检查自启动性能。,有效状态为5个，尚有3个偏离状态101、010、111。根据 及移存规律，不难求得偏离状态,的转移为101010100、111110，具有自启动特,性，其状态转移图如图示。,E、画逻辑电路。,注：根据给定的序列信号列状态转移表时，可能出现,同 一状态的次状态发生两种不同的转移情况，,在没有,外加控制信号条件下，是无法实现的。只有通过增,加位数（,移存器位数,）直至得到M个独立状态构成,循环为止。增加的位数越多，偏离状态越多，电,路、越复杂，工作越不可靠。,二、计数型序列信号发生器,1、结构框图：,它由模M计数器和组合输出网络组成。,2、设计步骤：,A、设计模,M,计数器，状态可以自定；,B、按计数器的状态转移关系和序列码的要求设计组合输出网络。由于计数器的状态设置和输出序列没有直接关系，因此这种结构对于输出序列的更改比较方便，而且还能同时产生多组序列码。,3、 例： 设计一个产生 1101000101 序列码的计数型序列码发生器。,A、因M=10，可选用74161设计一个模10计数器，并采 用,O,C,置数法,来实现，有效状态为 01101111。,B、设计组合输出网络。根据计数状态和输出序列的对应关系，列出真值表如下表所示。Z输出的卡诺图,如图所示。,若采用 8 选 1MUX实现逻辑函数，则令：选择Q,A,(A1),、,Q,B,(A2),、,Q,D,(A3)为地址变量，,Q,C,为多余变量。,由状态表可知余函数为：,C、逻辑电路,小 结,一、 本章内容提要：,1、时序电路分析的一般步骤,A、根据已知电路，分清电路各组成部分（组合与存 储），确定输入与输出信号。,B、确定输出函数的逻辑表达式及激励信号的逻辑表达 式。,C、根据激励信号，考虑所用触发器的特征方程作出 时序电路的次态真值表。,D、由次态真值表，作出时序电路的状态表和状态图。,E、用文字说明电路的逻辑功能，必要时，作出电路的 时间波形图。,2、同步时序电路的设计的一般步骤,A、根据电路输入的各种可能及输出的要求，确定电路应具有状态的数目，并画出原始状态图与状态表。,B、进行状态化简，消去多余状态。,C、进行状态分配。,即给予所有状态以二进制代码表示，得到用二进制状态表示的状态表。,D、选定采用的触发器。,E、求激励信号和电路输出表达式。,F、画出逻辑图。,G、作出时间波形图(必要时)。,3、若干常用的时序逻辑电路,A、寄存器,触发型集成寄存器(74LS171),锁存型集成寄存器(74LS373),B、移位寄存器,集成移位寄存器（74LS194）,C、计数器,同步二进制加法计数器,同步十进制可逆计数器,异步集成计数器74LS90,同步集成计数器74161,二、举例,1、电路如图所示，在时钟脉冲CLK作用下，当输入序列X=1101111101时求输出序列Z。初始状态Q,2,Q,1,=10。,解；A、写出输出与激励表达式：,B、将激励表达式代入JK触发器的特性方程得到电路的 状态方程,C、根据输出与激励表达式，列出电路的状态转换表画出电路的状态转换图，如图所示。,D、根据状态转换表或状态转换图，从初始状态,Q,2,Q,1,10出发，求出电路在输入X1101111101下的输出响应序列，如表所示。,可见，Z端输出的序列为0000001100。,2、由移位寄存器74LSl94和38译码器组成的时序电路 如图所示，分析该电路。,(1)列出该时序电路的状态转移表(设起始状态为110)。,(2)指出该电路输出端Z产生什么序列信号。,解：电路为采用移位寄存器构成的序列信号发生器。移 位寄存器74LSl94进行左移操作，它的并行输出端 Q,1,Q,2,Q,3,作为38译码器的地址输入。译码器的输 出Y1，Y4和Y6经与非门后反馈到移位寄存器的左,移串行输入端SL，电路的输出由Q,3,端给出。,(1)由电路图可得：,又A,2,A,1,A,0,对应于Q,I,Q,2,Q,3,，所以，,假设电路的起始状态为110，则根据SL的表达式和,74LSl94的工作方式，即可列出电路的状态转移表如表所示。,(2) 该电路输出端Z产生,的序列为“010011”。,3、用集成异步二五十进制计数器74LS90接成六进制计数器。不用其它元器件。,解：利用一片74LS90器件，可构成模M10的任意进制计数器。由于该器件设有异步复位端Ro(1)和Ro(2), 当Ro(1)Ro(2)=1时复位；并设有异步置9端S9(1)和S9(2)，当S9(1)S9(2)1时置9(1001)。所以，可采,用复位法或置9法改接而成。,A、首先将74LS90接成8421BCD码的十进制计数器，即 将CP2与Q,1,相连，CP1作为外部计数脉冲CP,O,B、采用“复位法”构成的六进制计数器如图所示。当计数器计到Q,4,Q,3,Q,2,Q,1,=0110(即SM)状态时，Ro(1)和Ro(2),同时有效，将计数器置零，回到0000状态。其相应,的状态转换图如图所示。,C、若要采用“置9法”来构成六进制计数器，则置位信号将由Q,4,Q,3,Q,2,Q,1,0101(即S,M1,)状态产生。其相应的逻,辑图和状态转换图分别如下图所示。,4、 由2片74161组成的同步计数器如图所示，试分析 其分频比(即Y与CP之频率比)，当CP的频率为 20kHz，则Y的频率为多少?,解：只有当第1片74161进位输出为1时，第2片74161才 能工作在计数状态；,而一旦第2片74161的进位输出变为1，取反后就使,得两片74161的置数控制端LD有效，并分别置入最,小数1100和1001。,因此第2片的模为7(10011111)，第1片的模有6,遍计数为模16，有1遍为模4(11001111)，两片组,成总模为100。,经D触发器2分频后，电路的分频系数为200：1。,若CP信号频率为20kHz，则输出Y的频率为100Hz。,5、下图分别为三位二进制同步递增计数器和八选一数据选择器的逻辑框图，要求：在时钟CP的作用下，用上述器件及最少数量的逻辑门组成获得图示的输出波形Y的逻辑电路。写出必要的设计过程，画出完整的逻辑图。,解：,A、由输出波形可知，要求实现的是一个“11010”序列信号发生器，即在CP信号的作用下，要求电路的输出Y端能周期性地输出 “11010”序列信号。,考虑到“11010”序列信号共有5位，可先将二进制计数器改接成五进制计数器，然后使Y端的状态与计数器的状态一一对应起来，即五个电路状态对应五个输出。在时钟CP作用下，随着计数器状态Q,2,Q,1,Q,0,的改变，输出Y就可得到一相应的序列信号。,B、首先，采用异步复位法将三位二进制计数器接成五进制计数器，然后，将八选一数据选择器的地址输入端A,2,A,1,A,0,与计数器的输出Q,2,Q,l,Q,0,对应相连，如图所,示。这样，当CP信号连续不断地加到计数器上时，,Q,2,Q,1,Q,0,的状态便按照表中所列的顺序不断循环，,I,0,-I,4,的状态就循环不断地依次出现在Y端，可见，,只要令I,0,=I,l,=I,3,=1，I,2,=I,4,=0，便可以在Y端得到不,断循环的序列信号11010。,