第5章Pentium,微机原理课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第5章,存储器,系统,1,主要内容：,存储器系统的概念,半导体存储器的分类及其特点,半导体存储芯片的外部特性及其与系统的连接,存储器扩展技术,高速缓存,2,5.1,概 述,主要内容：,存储器系统及其主要技术指标,半导体存储器的分类及特点,两类半导体存储器的主要区别,3,一、存储器系统,4,1.,存储器系统的一般概念,将两个或两个以上速度、容量和价格各不相同,的存储器用硬件、软件或软硬件相结合的方法,连接起来,系统的存储速度接近最快的存储器，容量接近,最大的存储器。,构成存储系统。,5,2.,两种存储系统,在一般计算机中主要有两种存储系统：,Cache,存储系统,主存储器,高速缓冲存储器,虚拟存储系统,主存储器,磁盘存储器,6,Cache,存储系统,对程序员是透明的,目标：,提高存储速度,Cache,主存储器,7,虚拟存储系统,对应用程序员是透明的。,目标：,扩大存储容量,主存储器,磁盘存储器,8,3.,主要性能指标,存储容量,（S,）,（字节、千字节、兆字节等）,存取时间,（T,）,（与系统命中率有关）,命中率（,H,）,T=H*T,1,+,（,1-H,）*,T,2,单位容量价格（,C,）,访问效率（,e,）,9,4.,微机中的存储器,通用寄存器组及,指令、数据缓冲栈,高速缓存,主存储器,联机外存储器,脱机外存储器,片内存储部件,内存储部件,外存储部件,10,二、半导体存储器,11,1.,半导体存储器,半导体存储器由能够表示二进制数,“,0,”,和,“,1,”,的、具有记忆功能的半导体器件组成。,能存放一位二进制数的半导体器件称为一个存,储元。,若干存储元构成一个存储单元。,12,2.,内存储器的分类,内存储器,随机存取存储器（,RAM）,只读存储器（,ROM）,13,随机存取存储器（,RAM）,RAM,静态存储器（,SRAM）,动态存储器（,DRAM）,14,只读存储器（ROM）,只读存储器,掩模,ROM,一次性可写,ROM,EPROM,EEPROM,15,3.,主要技术指标,存储容量,存储单元个数,每单元的二进制数位数,存取时间,实现一次读,/,写所需要的时间,存取周期,连续启动两次独立的存储器操作所需间隔的最小时间,可靠性,功耗,16,5.2 随机存取存储器,掌握：,SRAM,与,DRAM,的主要特点,几种常用存储器芯片及其与系统的连接,存储器扩展技术,17,一、静态存储器,SRAM,18,1. SRAM,的特点,存储元由双稳电路构成，存储信息稳定。,p199,19,2.,典型,SRAM,芯片,掌握：,主要引脚功能,工作时序,与系统的连接使用,20,典型,SRAM芯片,SRAM,6264：,容量：8,K,X 8b,外部引线图,外部引脚,21,6264芯片的主要引线,地址线：,A,0,-A,12,；,数据线：,D,0,-D,7,；,输出允许信号：,OE；,写允许信号：,WE；,选片信号：,CS,1,，CS,2,。,22,6264的工作过程,读操作,写操作,工作时序,23,3. 8088,总线信号,8088,总,线,A19-A0,A15-A0,MEMR,、,MEMW,IOR,、,IOW,、,AEN,存储器,输入,/,输出,RD,、,WR,24,4.,6264芯片与系统的连接,D0D7,A,0,A,12,WE,OE,CS,1,CS,2,A,0,A,12,MEMW,MEMR,译码,电路,高位地址信号,D0D7,SRAM 6264,8088,总线,+5V,25,5.,存储器编址,00,11,00,00,11,11,00,00,01,01,10,10,低位地址（片内地址）,高位地址（选片地址）,26,存储器地址,片选地址,片内地址,高位地址,低位地址,内存地址,27,6264,芯片的编址,片首地址,A,19,A,12,A,0,A,19,A,12,A,0,0 0 0 0 0 0 0 0 0 0 0 0 0,X X X X X X X,X X X X X X X,1 1 1 1 1 1 1 1 1 1 1 1 1,片尾地址,28,存储器编址,00,11,00,00,11,11,00,00,01,01,10,10,CS,0,0,译码器,1,CS,29,6.,译码电路,将输入的一组高位地址信号通过变换，产,生一个有效的输出信号，用于选中某一个,存储器芯片，从而确定了该存储器芯片在,内存中的地址范围。,将输入的一组二进制编码变换为一个特定,的输出信号。,30,译码方式,全地址译码,部分地址译码,31,全地址译码,用全部的高位地址信号作为译码信号，使,得存储器芯片的每一个单元都占据一个唯,一的内存地址。,32,全地址译码例,A,19,A,18,A,17,A,16,A,15,A,14,A,13,&,1,CS,1,1,S,RAM,6264,CS,2,+5V,0,1,1,1,1,0,0,0,33,6264,芯片全地址译码例,片首地址,A,19,A,12,A,0,A,19,A,12,A,0,0 0 0 0 0 0 0 0 0 0 0 0 0,1 1 1 1 0 0 0,1 1 1 1 0 0 0,1 1 1 1 1 1 1 1 1 1 1 1 1,片尾地址,该,6264,芯片的地址范围,= F0000HF1FFFH,34,全地址译码例,若已知某,SRAM 6264,芯片在内存中的地址为：,3E000H,3FFFFH,试画出将该芯片连接到系统的译码电路。,35,全地址译码例,设计步骤：,写出地址范围的二进制表示；,确定各高位地址状态；,设计译码器。,片首地址,A,19,A,12,A,0,A,19,A,12,A,0,0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 1 1 1 1 1,0 0 1 1 1 1 1,1 1 1 1 1 1 1 1 1 1 1 1 1,片尾地址,36,全地址译码例,A,19,A,18,A,17,A,16,A,15,A,14,A,13,&,1,CS,1,高位地址：,0011111,S,RAM,6264,CS,2,+5V,0,0,1,1,1,1,1,0,37,部分地址译码,用部分高位地址信号（而不是全部）作为译码,信号，使得被选中得存储器芯片占有几组不同,的地址范围。,下例使用高5位地址作为译码信号，从而使被,选中芯片的每个单元都占有两个地址，即这两,个地址都指向同一个单元。,38,部分地址译码例,两组地址：,F0000H F1FFFH,B0000H B1FFFH,A,19,A,17,A,16,A,15,A,14,A,13,&,1,6264,CS,1,1,1,1,0,0,0,高位地址：,1,11000,1,0,11000,，,1,1,11000,39,应用举例,将,SRAM 6264,芯片与系统连接，使其地址范围为：3,8000,H39FFFH。,使用74,LS138,译码器构成译码电路。,40,存储器芯片与系统连接例,由题知地址范围：,0 0 1 1 1 0 0,0 0,0 0 1 1 1 0 0,1 1,高位地址,A,19,A,12,A,0,41,应用举例,D0D7,A,0,A,12,WE,OE,CS,1,CS,2,A,0,A,12,MEMW,MEMR,D0D7,A,19,G,1,G,2A,G,2B,C,B,A,&,&,A,18,A,14,A,13,A,17,A,16,A,15,VCC,Y,0,42,二、动态随机存储器,DRAM,43,1. DRAM,的特点,存储元主要由电容构成；,由于电容存在的漏电现象而使其存储的信息不稳定，故,DRAM,芯片需要定时刷新。,44,2.,典型,DRAM,芯片2164,A,2164,A：64K1bit,采用行地址和列地址来确定一个单元；,行列地址分时传送，,共用一组地址信号线；,地址信号线的数量仅,为同等容量,SRAM,芯,片的一半。,45,主要引线,行地址选通信号。用于锁存行地址；,列地址选通信号。,地址总线上先送上行地址，后送上列地址，它们,分别在,#RAS,和,#CAS,有效期间被锁存在锁存器中。,D,IN：,数据输入,D,OUT：,数据输出,WE=0,WE=1,WE：,写允许信号,RAS：,CAS：,数据写入,数据读出,46,工作原理,数据读出,数据写入,刷新,工作时序,47,刷新,将存放于每位中的信息读出再照原样写,入原单元的过程-刷新,刷新时序,48,3.,2164,A,在系统中的连接,与系统连接图,49,三、存储器扩展技术,50,1.,存储器扩展,用多片存储芯片构成一个需要的内存空间；,各存储器芯片在整个内存中占据不同的地址范,围；,任一时刻仅有一片（或一组）被选中。,存储器芯片的存储容量等于：,单元数,每单元的位数,字节数,字长,扩展单元,扩展字长,51,2.,存储器扩展方法,位扩展,字扩展,字位扩展,扩展字长,扩展单元数,既扩展字长也扩展单元数,52,位扩展,构成内存的存储器芯片的字长小于内存单元,的字长时,需进行位扩展。,位扩展：每单元字长的扩展。,53,位扩展例,用8片2164,A,芯片构成64,KB,存储器。,LS158,A,0,A,7,A,8,A,15,2164A,2164A,2164A,DB,AB,D,0,D,1,D,7,0000H,FFFFH,.,54,位扩展方法：,将每片的地址线、控制线并联，数据线分,别引出。,位扩展特点：,存储器的单元数不变，位数增加。,55,字扩展,地址空间的扩展,芯片每个单元中的字长满足，但单元数不满足。,扩展原则：,每个芯片的地址线、数据线、控制线并联。,片选端分别引出，以使每个芯片有不同的地址范围。,56,A,0,A,10,DB,AB,D,0,D,7,A,0,A,10,R/W,CS,2,K,8,D,0,D,7,A,0,A,10,2,K,8,D,0,D,7,D,0,D,7,A,0,A,10,CS,译码器,Y,0,Y,1,高位地址,R/W,字扩展示意图,57,字扩展例,用两片64,K8,位的,SRAM,芯片构成容量为128,KB,的存储器,两芯片的地址范围分别为：,20000H,2FFFFH,30000H,3FFFFH,58,字扩展例,G,1,G,2A,G,2B,C,B,A,Y,2,Y,3,&,MEMR,MEMW,A,19,A,18,A,17,A,16,74LS138,高位地址：,芯片,1,：,0 0 1 0,芯片,2,：,0 0 1 1,A,19,A,18,A,17,A,16,芯片,1,芯片,2,59,字位扩展,设计过程：,根据内存容量及芯片容量确定所需存储芯片数；,进行位扩展以满足字长要求；,进行字扩展以满足容量要求。,若已有存储芯片的容量为,L,K，,要构成容量为,M,N,的存储器，需要的芯片数为：,（,M / L） （N / K）,60,字位扩展例,用32,Kb,芯片构成256KB的内存。,61,5.3,只读存储器,（,ROM）,掩模,ROM,一次性可写,ROM,可读写,ROM,分 类,EPROM,EEPROM,（,紫外线擦除）,（,电擦除）,62,一、,EPROM,63,1.,特点,可多次编程写入；,掉电后内容不丢失；,内容的擦除需用紫外线擦除器。,64,2. EPROM 2764,8,K8bit,芯片,地址信号：A,0,A,12,数据信号：D,0,D,7,输出信号：OE,片选信号：CE,编程脉冲输入：PGM,其引脚与SRAM 6264完全兼容,.,65,2764,的工作方式,数据读出,编程写入,擦除,标准编程方式,快速编程方式,编程写入：,每出现一个编程负脉冲就写入一个字节数据,66,二、,EEPROM,67,1.,特点,可在线编程写入；,掉电后内容不丢失；,电可擦除。,68,2.,典型,EEPROM,芯片98,C64A,8,K8bit,芯片；,13根地址线（A,0,A,12,）,；,8位数据线（D,0,D,7）；,输出允许信号（OE）；,写允许信号（WE）；,选片信号（CE）；,状态输出端（READY,/,BUSY）,。,69,3.,工作方式,数据读出,编程写入,擦除,字节写入：每一次,BUSY,正脉冲写,入一个字节,自动页写入：每一次,BUSY,正脉冲写,入一页（1,32字节）,字节擦除：一次擦除一个字节,片擦除：一次擦除整片,70,4. EEPROM,的应用,可通过编写程序实现对芯片的读写；,每写入一个字节都需判断,READY / BUSY,端的状态，仅当该端为高电平时才可写,入下一个字节。,P219,例,71,四、闪速,EEPROM,特点：,通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。,72,工作方式,数据读出,编程写入：,擦 除,读单元内容,读内部状态寄存器内容,读芯片的厂家及器件标记,数据写入，写软件保护,字节擦除，块擦除，片擦除,擦除挂起,73,5.4,高速缓存（,Cache),了解：,Cache,的基本概念；,基本工作原理；,命中率；,Cache,的分级体系结构,74,Cache,的基本概念,设置,Cache,的理由：,CPU,与主存之间在执行速度上存在较大差异；,高速存储器芯片的价格较高；,设置,Cache,的条件：,程序的局部性原理,时间局部性：,最近的访问项可能在不久的将来再次被访问,空间局部性,：,一个进程所访问的各项，其地址彼此很接近,75,Cache,的工作原理,CPU,Cache,主 存,DB,DB,DB,命中,存在,不命中,76,Cache,的命中率,访问内存时，,CPU,首先访问,Cache,，找到则,“命中”，否则为“不命中”。,命中率影响系统的平均存取速度。,Cache,存储器系统的平均存取速度=,Cache,存取速度,命中率+,RAM,存取速度,不命中率,Cache,与内存的空间比一般为：1,128,77,Cache,的读写操作,读操作,写操作,贯穿读出式,旁路读出式,写穿式,回写式,78,贯穿读出式,CPU,Cache,主 存,CPU,对主存的所有数据请求都首先送到,Cache,，,在,Cache,中查找。,若,命中，切断,CPU,对主存的请求，并将数据送出；,如果不命中，则将数据请求传给主存,。,79,旁路读出式,CPU,向,Cache,和主存同时发出,数据,请求。,命中，则,Cache,将数据回送给,CPU,，,并同时中断,CPU,对主,存的请求,；,若不命中，则,Cache,不做任何动作，由,CPU,直接访问主存,CPU,Cache,主 存,80,写穿式,从,CPU,发出的写信号送,Cache,的同时也写入主存。,CPU,Cache,主 存,81,回写式,（,写更新,）,数据一般只写到,Cache,，,当,Cache,中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。,CPU,Cache,主 存,更新,写入,82,Cache,的分级体系结构,一级,Cache,：,容量一般为8,KB-64KB,一级,Cache,集成在,CPU,片内。,L1,Cache,分为指令,Cache,和数据,Cache,。,使指令和数据的访问互不影响。,指令,Cache,用于存放预取的指令。数据,Cache,中存放指令的操作数。,二级,Cache,：,容量一般为128,KB-2MB,在,Pentium,之后的微处理器芯片上都配置了二级,Cache,，其工作频率与,CPU,内核的频率相同。,83,Cache,的分级体系结构,系统中的二级,Cache,CPU,L1,Cache,L2,Cache,速度和存储容量兼备,提高存取速度,主 存,提供存储容量,84,IBM PC/XT,存储器的空间分配,00000,H,9FFFFH,BFFFFH,FFFFFH,RAM,区,640,KB,保留区 128,KB,ROM,区 256,KB,85,作业：,作业请从服务器下载,谢谢!,86,