可靠性设计课题讨论

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,#,题目：,集成电路,的,可靠性设计,导师：刘 海 涛,集,成 电 路 可 靠 性 研 讨,会,目 录,一、可靠性设计总述,1.,可靠性设计,应遵循的,基本原则,2,.,可靠性设计的基本,依据,3,.,设计前的准备工作,二、,集成电路的可靠性设计,指标,1,.,线路,可靠性设计,2.,版图,可靠性设计,3.,工艺,可靠性设计,4,.,封装结构,可靠性设计,5,.,可靠性评价电路设计,三、,可靠性设计技术,1.,耐电应力设计技术,1.1,抗电迁移,设计,1.2,抗闩锁,设计,1.3,防静电放电,设计,2.,耐环境应力设计,技术,2.1,耐机械应力,设计,2.2,耐,辐射应力,设计,3.,稳定性设计,技术,3.1,线路稳定性,设计,3.2,版图稳定性,设计,3.3,工艺稳定性设计,一、,可靠性设计,半导体,集成电路的,可靠性设计,贯穿于,产品,研制的全,过程，,体现在,线路,设计、版图设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等,方面,。,采取,各种有效措施，,力争消除或控制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式,，从而在性能、费用、时间（研制、生产周期）因素综合平衡的基础上，实现半导体集成电路产品规定的可靠性指标。,1,.,可靠性设计,应遵循的基本原则,（,1,）必须将产品的可靠性要求,转化成明确的、定量化的可靠性指标。,（,2,）必须将可靠性设计贯穿于产品设计的各个方面和全过程。,（,3,）从国情出发尽可能地采用当今国内外成熟的,新技术、新结构、新工艺,。,（,4,）设计所选用的线路、版图、封装结构，应在满足预定可靠性指标的情况下,尽量简化,，避免复杂结构带来的可靠性问题。,（,5,）可靠性设计实施过程必须与可靠性管理紧密结合。,2.,可靠性设计的基本依据,（,1,）合同书、研制任务书或技术协议书。,（,2,）产品考核所遵从的,技术标准,。,（,3,）产品在全寿命周期内将遇到的,应力条件,（环境应力和工作应力）。,（,4,）产品的,失效模式分布,，其中主要的和关键的失效模式及其机理分析。,（,5,）定量化的可靠性设计指标。,（,6,）生产（研制）线的生产条件、工艺能力、质量保证能力。,3.,设计前的准备工作,（,1,）将用户对产品的可靠性要求，在综合平衡可靠性、性能、费用和研制（生产）周期等因素的基础上，,转化为明确的、定量化的可靠性设计指标,。,（,2,）,对国内外相似的产品进行调研,，了解其生产研制水平、可靠性水平（包括产品的主要失效模式、失效机理、已采取的技术措施、已达到的质量等级和失效率等）以及该产品的技术发展方向。,（,3,）,对现有生产（研制）线的生产水平、工艺能力、质量保证能力进行调研,，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺控制（,SPC,）技术，获得在线的定量化数据。,二、,集成电路,的可靠性设计,指标,1.,线路可靠性设计,线路,可靠性设计是在完成功能设计的同时，着重考虑所,设计,的集成电路对环境的适应性和功能的稳定性,。,线路可靠性设计的一般原则是：,（,1,）线路设计应在满足性能要求的前提下,尽量简化,；,（,2,）,尽量运用标准元器件,，选用元器件的种类尽可能减少，使用的元器件应留有一定的余量，,避免满负荷工作,；,（,3,）在同样的参数指标下，,尽量降低电流密度和功耗,，减少电热效应的影响；,（,4,）,对于可能出现的瞬态过电应力，应采取必要的保护措施,。如在有关端口采用箝位二极管进行瞬态电压保护，采用串联限流电阻限制瞬态脉冲过电流值,。,2,.,版图可靠性设计,版图,可靠性设计是按照设计好的版图结构由平面图转化成全部芯片工艺完成后的三维图像，根据工艺流程按照不同结构的晶体管（双极型或,MOS,型等）可能出现的主要失效模式来审查版图结构的合理性,。,3.,工艺可靠性设计,为了,使版图能准确无误地转移到半导体芯片上并实现其规定的功能，工艺设计非常关键,。,在,工艺生产过程中的可靠性设计主要应考虑：,（,1,）原工艺设计对工艺误差、工艺控制能力是否给予足够的考虑（,裕度设计,），有无监测、监控措施（利用,PCM,测试图形）；,（,2,）各类原材料,纯度的保证程度,；,（,3,）,工艺环境洁净度的保证程度,；,（,4,）特定的保证,工艺,。,4.,封装结构可靠性设计,封装,质量,直接影响,到半导体集成电路的可靠性,。,封装,结构可靠性设计应着重考虑：,（,1,）,键合,的,可靠性；,（,2,）芯片在管壳底座上的,粘合,强度,；,（,3,）管壳密封后,气密性,的保证；,（,4,）,封装气体质量,与管壳内水汽,含量,；,（,5,）功率半导体集成电路管壳的,散热情况,；,（,6,）管壳外,管脚的锈蚀及易焊性问题,。,5.,可靠性评价电路设计,为了,验证可靠性设计的效果或能尽快提取对工艺生产线、工艺能力有效的工艺参数，必须通过相应的微电子测试结构和测试技术来采集,。,一般,有以下三,种评价电路,：,(1),工艺评价,用电路设计,主要,针对工艺过程中误差范围的测定，,一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差,等。,(2),可靠性参数提取,用评估电路设计,针对,双极性和,CMOS,电路的主要失效模式与机理，,借助一些单管、电阻、电容,，尽可能全面地研究出一些能评价其主要失效机理的评估电路。,(3),宏单元评估,电路设计,针对,双极型和,CMOS,型电路主要失效模式与机理的特点，设计一些能代表复杂电路中基本宏单元和关键单元电路的,微电子测试结构,，以便通过工艺流程研究其失效的规律性,。,可靠性设计,技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路,可靠性设计技术分为,：,（,1,）,耐电应力设计技术,：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；,（,2,）,耐,环境应力设计技术,：包括耐热应力、耐机械应力,、,三、,可靠性设计,技术,耐化学应力和生物应力、耐辐射应力设计；,（,3,）,稳定性设计技术,：包括线路、版图和工艺方面的稳定性设计。,1.,耐电应力,设计技术,半导体,集成电路所承受过高电应力的来源是多方面的，,有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声，也有来自于自身电场的增强。此外，雷击或人为使用不当,（如系统接地不良，在接通、切断电源的瞬间会引起输入端和电源端的电压逆转）也会产生过电应力,。,1.1,抗电迁移设计,电,迁移失效是在一定温度下，当半导体器件的金属互连线上流过足够大的电流密度时，被激发的金属离子受电场的作用形成离子流朝向阴极方向移动，同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流,。,在,良好的导体中，动量交换力比静电力占优势，造成了金属离子向阳极端的净移动，最终在金属膜中留下金属离子的局部堆积（引起短路）和空隙（引起开路）,。,在各种电迁移失效模型中引用较多的为下式,式,中，,MTF,是平均失效时间,，,A,、,p,、,q,均为常数，,W,是金属条线宽，,L,是金属条厚度，,J,是电流密度，,n,一般为,2,，,E,a,为激活能，,k,是玻尔兹曼常数，,T,是金属条的绝对温度,。,为防止电迁移失效，,一般采取以下设计措施,：,（,1,）,在铝材料中加入少量铜,（一般含,2,4,重量比），,或加入少量硅,（含,0.3%,重量比），或在铝条上覆盖,Al-Cu,合金。含铜的铝膜电迁移寿命是纯铝膜的,40,倍，但在高温下铜原子在电场作用下会迁移到,PN,结附近引起,PN,结劣化。,（,2,）在,铝膜上覆盖完整的钝化膜,。,（,3,）,降低互连线中的电流密度,。,（,4,）加强工艺控制精度，,减少铝互连线的工艺缺陷,。,（,5,）金,(Au),互连线系统有很好的抗电迁移能力。为了防止形成,Au-Si,低熔点共晶体，需在金硅之间引入衬垫金属，如,Pt-Ti-Pt-Au,结构。,（,6,）可考虑用,钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料,。,1.2,抗闩锁设计,闩锁效应,是,CMOS,工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片,。闩锁效应是由,NMOS,的有源区、,P,衬底、,N,阱、,PMOS,的有源区构成的,n-p-n-p,结构产生的，当其中一个三极管正偏时，就会,构成正反馈形成,闩锁,。,CMOS,半导体集成电路产生闩锁的三项基本条件是：,外加,干扰噪声进入寄生可控硅，使某个寄生晶体管触发导通,。,满足,寄生可控硅导通条件,:,其中,：,n,和,p,分别为,npn,管和,pnp,管的共基极电流增益；,r,cn,和,r,cp,分别为,npn,管和,pnp,管发射极串联电阻；,R,W,和,R,S,分别为,npn,管,pnp,管,EB,结的并联电阻,。,导通状态的维持。,抗闩锁的设计,：,抗闩锁可靠性设计总的原则是：根据寄生可控硅导通条件，设法降低纵、横向寄生晶体管的电流放大系数，减少阱和衬底的寄生电阻，以提高造成闩锁的触发电流阈值，破坏形成正反馈的条件,。采用,阻断环结构，,如,图,1.2A,所,示,图,1.2A,采用,保护环,结构，如,图,1.2B,所示,图,1.2B,1.3,防静电放电设计,静电,放电,(ESD),失效可以是热效应，也可以是电效应，这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度。,若器件的某一引出端对地短路，则放电瞬间产生电流脉冲形成焦耳热，使器件局部金属互连线熔化或芯片出现热斑，以致诱发二次击穿，这就属于热效应,。若器件与地不接触，没有直接电流通路，则,静电源不是通过器件到地直接放电，而是将存贮电荷传到器件，放电瞬间表现为产生过电压导致介质击穿或表面击穿，这就属于静电效应,。,预防半导体集成电路静电放电失效的设计措施主要有：,（,1,）,MOS,器件防静电放电效应设计,。图,1.3A,为,场效应管静电保护,电路,。,图,1.3A,（,2,）双极型器件防静电放电失效设计,。图,1.3B,为,双极型器件防静电保护,电路,。,图,1.3B,（,3,）,CMOS,器件防静电放电失效设计,。图,1.3C,是,CMOS,器件防静电保护电路。,图,1.3C,2,.,耐环境应力设计技术,热应力引起的失效可以分为两种情况,：,由于高温而引起的失效,和,温度剧烈变化引起的失效,。,耐热,应力设计的,方法,：,半导体集成电路的热设计就是尽力防止器件出现过热或温度交变诱生失效,，主要包括：,管芯热设计,、,封装键合热设计,、,管壳热设计,、,最高工作允许结温,2.1,耐机械应力设计,半导体,集成电路在运输和使用现场中将受到各种形式机械环境因素的,作用,。,耐,机械应力可靠性设计,方法,：,使,半导体集成电路的固有频率移出振源和设备的振动频段,。,半导体,集成电路的工作环境有可能发生共振时，应在设计时做出适当的加固减振及隔离措施，并经试验后采用。,2.2,耐,辐射应力设计,半导体集成电路在使用中会受到辐射应力的作用，其中最常见的有中子辐射效应、总电离辐射效应、电磁脉冲烧毁、粒子辐照软误差失效等,。,双,极型半导体集成电路耐辐射加固措施,采用,介质隔离,。,提高,耐中子和电离辐射的能力，,尽可能提高晶体管的电流增益,；,对,高剂量率的,光电流需加以限制,；,减小,元器件的几何尺寸,，以相应减小有源器件和寄生元件的尺寸；,尽量,提高半导体集成电路的工作速度,。,CMOS,半导体集成电路的耐辐射加固措施,采用,低温氧化,工艺,。,p,+,区用离子注入，在,85,下,退火,；,低温,扩散,，,n,+,区扩散温度可用,950,；,用,电子束蒸发铝,，蒸发源用氮化硼坩锅。,3.,稳定性,设计,技术,在半导体,集成电路的稳定性问题上，,一般从线路设计、版图设计入手,，通过工艺控制，集中解决表面的不完整性（如界面陷肼和氧化层电荷密度等）和体内的不,完