基于FPGA的频率计设计课件

,单击此处编辑母版标题样式,*,上课安排：每班在,4,周内完成,第,1,周上课时间：,布置任务要求,第,3,周上课时间：,设计问题解析,1-4,周其余时间（,1,、,3,周周一、周二除外）,：,实验室周一至周五全天开放（上午,下午,晚上），自行到实验室完成设计任务，并签到考核，作品提交值班教师检查并作记录；,第,4,周周五考试：,闭卷上机操作考试,第,5,周周五前：,提交论文设计报告（电子档）,1,上课安排：每班在4周内完成1,4,周内必须保持至少,28,学时的实验,记录（包括上课,4,学时）,如果实验记录低于,28,学时，取消考试资格,考试,50,分必须在,30,分及以上才具有课程通过的资格，未过者请参加下学期的大补考（开学前两周），否则只能重修,重要提示：,2,重要提示：2,实验项目：数字频率计的设计,指标,：,1、被测输入信号：方波,2、测试频率范围为：10Hz100MHz,3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz,第二档：闸门时间为0.1S时，最大读数为9999.99KHz,第三档：闸门时间为0.01S时，最大读数为99999.9KHz,4、,显示工作方式：a、用六位BCD七段数码管显示读数。,b、采用记忆显示方法,c、实现对高位无意义零的消隐。,3,实验项目：数字频率计的设计 指标：3,实验项目：数字频率计的设计,要求,(1),设计出符合设计要求的解决方案,(2),设计出单元电路,(3),利用,EDA,软件对各单元电路及整体电路进 行仿真,(4),在开发板上实现设计,(5),撰写设计报告,4,实验项目：数字频率计的设计 要求4,实验项目：数字频率计的设计,所需知识,数字频率计的基本原理,ISE,软件的使用（设计输入、仿真、实现）,VHDL,的使用,可编程逻辑器件（,FPGA,）的一般情况,5,实验项目：数字频率计的设计 所需知识5,实验项目：数字频率计的设计,参考资料,各类数字电路教材、可编程逻辑器件设计教材、,EDA,教材、,VHDL,教材,Xilinx,公司的可编程逻辑器件手册、,ISE,软件的使用手册、开发板的布局布线资料,6,实验项目：数字频率计的设计 参考资料6,实验项目：数字频率计的设计,频率的概念,频率测量方法,设计方框图,模块设计,7,实验项目：数字频率计的设计 频率的概念7,频率的概念,所谓“频率”，就是周期性信号在单位时间,(1,秒,),内变化的次数。若在一定的时间间隔,T,内计数，计得某周期性信号的重复变化次数为,N,，则该信号的频率可表达为：,f=N/T,8,频率的概念 所谓“频率”，就是周期性信号在单位,频率测量方法,直接测量法,被测信号输入,闸门,计数器,放大整形,时基信号发生器,门控电路,T,9,频率测量方法直接测量法 被测信号输入闸门计数器放大整形时基信,直接测量法误差,其中,称为,1,误差,称为,标准频率误差,10,直接测量法误差 其中 称为1误差称为标准频率误差1,周期测量法误差,其中,称为,1,误差,称为,标准频率误差,11,周期测量法误差 其中 称为1误差称为标准频率误差1,设计方框图,被测信号输入,闸门,计数器,放大整形,门控电路,石英,振荡器,锁存器,分频器,闸门,选择,扫描显示,控制子系统,(,包括显示译码,和扫描控制,),闸门选择开关,Gate,Over,被测,频率,显示,GATE,CLEAR,LATCH,12,设计方框图被测信号输入闸门计数器放大整形门控电路石英锁存器分,分频器的功能是产生所需闸门控制信号及扫描时钟信号,提供的标准信号是,48MHz,输出四个信号,1Hz,，,10Hz,，,100Hz,，,1KHz,分频器,模块设计,13,分频器的功能是产生所需闸门控制信号及扫描时钟信号分频器模,基于计数器方法实现,1,2,3,4,5,1,2,3,4,5,1,2,clkin,clkout,10,个,主要语句：,if clkinevent and clkin=1 then,if cnt=5 then,cnt=1;,clkout=not clkout;,else,cnt=cnt+1;,end if;,end if;,分频器实现原理,例,if clkinevent and clkin=1 then,if cnt=10 then cnt=1;,else cnt=cnt+1;,end if;,end if;,end process;,clkmid=conv_std_logic_vector(cnt,4);,clkout=clkmid(3);,14,基于计数器方法实现123 4512 3 4 5 1 2cl,闸门选择器,实现对输入的几个闸门信号的手动选择,输出被选中的闸门信号以及小数点的控制信号,DP1,，,DP2,，,DP3,模块设计,主要语句示例：,if se1=1 and se10=0 and se100=0 then,fref=f1hz;dp1=0;dp2=1;dp1=1;,15,闸门选择器 实现对输入的几个闸门信号的手动选择模块设计 主要,测频控制器,控制整个频率计各模块的工作时序,产生闸门信号,Gate,，锁存信号,L,atch,以及清零信号,Reset,模块设计,主要语句示例：,if rising_edge(Bsignal)then,G1=not G1;,end if;,if falling_edge(bsignal)then,G2=not G1;,end if;,gate,=G1;,latch,=G,2,;,16,测频控制器 控制整个频率计各模块的工作时序模块设计 主要语句,计数器,级联,：分为同步级联和异步级联,同步,级联原理图,：,17,计数器级联：分为同步级联和异步级联 同步级联原理图：17,异步,级联原理图,：,18,异步级联原理图：18,锁存器,实现了对六位计数结果和溢出信号,over,的锁存功能,模块设计,19,锁存器 实现了对六位计数结果和溢出信号over的锁存功能,设计方框图,被测信号输入,闸门,计数器,放大整形,门控电路,石英,振荡器,锁存器,分频器,闸门,选择,显示,控制,(,包括显示译码,和扫描控制,),闸门选择开关,Gate,Over,被测,频率,显示,GATE,CLEAR,LATCH,dp1,dp2,20,设计方框图被测信号输入闸门计数器放大整形门控电路石英锁存器分,显示控制,用频率,1KHz,的信号实现对六位已经锁存的计数结果的扫描输出,模块设计,21,显示控制 用频率1KHz的信号实现对六位已经锁存的计数,精品课件,！,22,精品课件！22,精品课件,！,23,精品课件！23,七段,译码,小数点,控制,消隐,dp,se1,se10,se100,Sel(2:0),led(6:0),Freq_value5(3:0),Freq_value0(3:0),Freq_value3(3:0),Freq_value1(3:0),Freq_value2(3:0),Freq_value4(3:0),数据,选择,Freq_value0(3:0),Freq_value1(3:0),Freq_value2(3:0),Freq_value3(3:0),Freq_value4(3:0),Freq_value5(3:0),计数器,Clk_1khz,dp1,dp2,hide,显示控制,电路组成：,24,七段小数点消隐dpse1se10se100Sel(2:0)l,