把学长给的DCTcode放到Keil上模拟将变数作记忆体位子的ppt课件

,按一下以編輯母片標題樣式,按一下以編輯母片文字樣式,第二層,第三層,第四層,第五層,*,*,按一下以編輯母片標題樣式,按一下以編輯母片文字樣式,第二層,第三層,第四層,第五層,*,*,按一下以編輯母片標題樣式,按一下以編輯母片文字樣式,第二層,第三層,第四層,第五層,*,*,按一下以編輯母片標題樣式,按一下以編輯母片文字樣式,第二層,第三層,第四層,第五層,*,*,按一下以編輯母片標題樣式,按一下以編輯母片文字樣式,第二層,第三層,第四層,第五層,*,*,按一下以編輯母片標題樣式,按一下以編輯母片文字樣式,第二層,第三層,第四層,第五層,*,*,DCT on 8051 core,DCT on 8051 core,3/2,把學長給的,DCT code,放到,Keil,上模擬。,將變數作記憶體位子的分配。,將,asm code,縮短至,2000,B,以下。,Program Size:data=49.0 xdata=128 code=1921,3/2,DCT vars and Test code,DCT vars and Test code,memory,memory,3/17,將,DCT,的,C code,，,透過,Keil,轉成,8051 assemble code,，,放到,ModelSim,上作,pre-sim,。,透過,Keil debugger,支援的單步執行，觀察,wave,的訊號。,3/17,ACALL(orig),ACALL,需要兩個,ins cycle,去執行，但是,PC,卻早了一個,ins cycle,跳去，且隨著,ins cycle,的增加而改變,(+2),。,ACALL(orig)ACALL需要兩個ins cycle,把学长给的DCTcode放到Keil上模拟将变数作记忆体位子的ppt课件,ACALL(new),為了讓,PC,能,delay,一個,ins cycle,，把更新,PC,的地方多加個,-2,。,(,?,),ACALL(new)為了讓PC能delay一個ins cy,ALU carry value,(orig),Carry(C_out),在不對的,T cycle,時,update,。,ALU carry value(orig)Carry(C_,ALU carry value,(after),多設了一個暫存器,(C_in_D),紀錄,control,訊號送達,ALU,前的,carry,。,(,?,),ALU carry value(after)多設了一個暫存,以上兩個問題經過修改後，,ModelSim,的,simulation,結果是正確的。,Download,到,FPGA,目前還是有問題。,以上兩個問題經過修改後，ModelSim的simulatio,3/24,Download to FPGA,。,跟,Gary,的,TLM bus,接起來。,修改,ACALL,和,ALU carry,。,3/24,ACALL(last time),之前為了讓,PC,能,delay,一個,ins cycle,，把更新,PC,的地方多加個,-2,。,ACALL(last time)之前為了讓PC能delay,ACALL(now),把PC的conj訊號延後一個ins cycle。,ACALL(now)把PC的conj訊號延後一個ins c,ALU carry value,(last time),多設了一個暫存器,(C_in_D),紀錄,control,訊號送達,ALU,前的,carry,。,ALU carry value(last time)多設了,ALU carry value(now),將ALU carry改的和ALU output一樣，只有在T=5的時候才會接收，其他時間則擋住。,ALU carry value(now)將ALU carr,3/31,On Xilinx,3/31,4/14,P51 memory,P51,SysCtrl,ezIF,FIFO_IN,FIFO_OUT,APP_CH,4/14P51 memoryP51SysCtrlFIFO_I,memory,example,ezIF,FIFO_IN,FIFO_OUT,APP_CH,memory,memoryexampleFIFO_INFIFO_OUTAP,4/20,memory的資料可以寫入並讀出來，但是總是有部分讀取的數值錯誤。,是 xilinx core gen產生的memory的問題,4/20,input&address options原本設定成non registered，這會造成write data時memory寫入的data不穩定,之後改成 registered就解決了部份讀取數值錯誤的問題了。,input&address options原本設定成no,因此又多一個問題，address registered會造成讀取data delay一個cycle,input address後要等一個cycle才會output出對應的data。,但是我的8051 core是設定成沒有那一個cycle delay的。,因此又多一個問題，address registered會造,5/12,降低選擇器的複雜度，以解決訊號不穩的問題。,ROM,RAM,xRAM,?,MUX,Host,5/12ROMRAMxRAM?MUXHost,修正DCT程式的錯誤。,目前FPGA裡是塞兩個8051 core。,正在和gary的bus接起來作測試。,修正DCT程式的錯誤。,Host(PC),Interface,SysCtrl,P51(0),P51(1),mem(0),mem(1),Host(PC)InterfaceSysCtrlP51(0),end,end,