第六章-任意进制计数器的构成3、寄存器课件

,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,数字电子技术基础,阎石主编（第五版）,信息科学与工程学院基础部,0,数字电子技术基础信息科学与工程学院基础部0,异步复位法,（异步置零）,计数到,M,时，清,0,，,写,S,M,=,（）,2,，全部,Q,为,1,的端相与非,利用异步复位端 ，跳过多余状态，实现任意进制计数。,【,】,内容回顾,四、任意进制计数器的构成方法,1.MN,的情况,3,（1）M=M1M2，即M分解为M1 M2，可采用串行进,（,2,）当,M,为素数时，不能分解为,M,1,和,M,2,，采用整体清,0/,整体置数方式。,首先将两片,N,进制计数器按串行进位方式或并行进位方式联成,NN M,进制计数器，再按照,MN,的置零法和置数法构成,M,进制计数器。,此方法适合任何,M,进制（可分解和不可分解）计数器的构成。,4,（2）当M为素数时，不能分解为M1和M2，采用整体清0/整体,【,例,】,用,74160,实现,100,进制计数器。,(1),并行进位，,M=100=10*10,。,CLK,计数输入,进位输出,1,1,1,C,1,2,3,4,5,6,11,12,13,14,15,16,17,7,8,9,10,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,5,【例】用74160实现100进制计数器。(1)并行进位，,【,例,】,用,74160,实现,100,进制计数器。,(2),串行进位，,M=100=10*10,。,CLK,计数输入,？,思考：,为什么进位端要加一个反相器？,不加会有什么结果？,1,1,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,6,【例】用74160实现100进制计数器。(2)串行进位，M,CLK,1,2,3,4,5,6,11,12,13,14,15,16,17,7,8,9,10,18,19,20,21,C,为什么进位端要加一个反相器？不加会有什么结果？,7,CLK123456111213141516177891018,【,例,】,用,74160,实现,24,进制计数器。,整体置零法,（并行）,进位输出,CO,M=24,，在,S,M,=S,24,=0010 0100,处反馈清零。,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,8,【例】用74160实现24进制计数器。整体置零法进位输出CO,【,例,】,用,74160,实现,24,进制计数器。,整体置零法,（串行）,M=24,，在,S,M,=S,24,=0010 0100,处反馈清零。,进位输出,CO,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,1,9,【例】用74160实现24进制计数器。整体置零法M=24，在,【,例,】,试利用置零法和置数法由两片,74LS161,构成,53,进制加法计数器。,解：用整体法先将两片,74LS161,构成,256,进制（,1616,进制），该,256,进制计数器实际为二进制计数器,(,2,8,),6.3.2,计数器,注意！,故若由,74LS161,构成,53,进制计数器,，,先要将,53,化成二进制数码，,再根据整体置数法或整体置零法实现,53,进制。,10,【例】试利用置零法和置数法由两片74LS161构成53进制加,2,53,余,1,K,0,26,2,余,0,K,1,13,2,余,1,K,2,6,2,余,0,K,3,3,2,余,1,K,4,1,转换过程：,(53),D,=(),B,例：,11 0101,商为,0,2,余,1,K,4,0,11,253 余1 K0262 余0 K1132,【,例,】,试利用,置零法,和置数法由两片,74LS161,构成,53,进制加法计数器。,解：若由,74LS161,构成,53,进制计数器，其构成的,256,进制实际为二进制计数器,(,2,8,),故先要将,53,化成二进制数码,6.3.2,计数器,（,53),D,（,110101),B,（,0011 0101),B,（,1,）整体置零法实现,53,进制。（,M=53,）,12,【例】试利用置零法和置数法由两片74LS161构成53进制加,利用整体置零法由,74LS161,构成,53,进制加法计数器如图所示。,实现从,0000 0000,到,0011 0100,的,53,进制计数器,十进制数,53,对应的二进制数为,0011 0101,1 0 1 0,1 1 0 0,13,利用整体置零法由74LS161构成53进制加法计数器如图所示,【,例,】,试利用置零法和,置数法,由两片,74LS161,构成,53,进制加法计数器。,解：若由,74LS161,构成,53,进制计数器，其构成的,256,进制实际为二进制计数器,(,2,8,),故先要将,53,化成二进制数码,6.3.2,计数器,（,53),D,（,110101),B,（,0011 0101),B,（,2,）整体置数法实现,53,进制。,(M=53),14,【例】试利用置零法和置数法由两片74LS161构成53进制加,利用整体置数法由,74LS161,构成,53,进制加法计数器如图所示。,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74,LS,161,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74,LS,161,1,C,LK,计数脉冲,1,由,74LS161,构成的,53,进制加法计数器,实现从,0000 0000,到,0011 0100,的,53,进制计数器,十进制数,53,对应的二进制数为,0011 0101,0 0 1 0,1 1 0 0,15,利用整体置数法由74LS161构成53进制加法计数器如图所示,6.3,若干常用的时序逻辑电路,6.3.1,寄存器和移位寄存器,可寄存一组二进制数码的逻辑部件，叫寄存器,，是由触发器构成的，只要有置位和复位功能，就可以做寄存器，如基本,SR,锁存器、,D,触发器、,JK,触发器等等。,一个触发器可以存储,1,位二进制代码，,故存储,N,位二进制代码需要,N,个触发器。,16,6.3 若干常用的时序逻辑电路6.3.1 寄存器和移位寄存器,根据,存放数码的方式,不同分为,并行,和,串行,两种：并行方式就是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方式是将数码从一个输入端逐位输入到寄存器中。,根据,取出数码的方式,不同也可分为,并行,和,串行,两种：并行方式就是要取出的数码从对应的各个输出端上同时出现；串行方式是被取出的数码在一个输出端逐位输出；,根据,有无移位功能,寄存器也常分为,数码寄存器,和,移位寄存器。,分类：,17,根据存放数码的方式不同分为并行和串行两种：并行方式就,寄存器应用举例：,(1),运算中存贮数码、运算结果。,(2),计算机的,CPU,由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。,寄存器与存储器有何区别,?,寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。）,存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）,18,寄存器应用举例：(1)运算中存贮数码、运算结果,一、寄存器（数码寄存器）,6.3.1,寄存器和移位寄存器,74LS75,是由同步,SR,触发器构成的,D,触发器构成的，电路图如图所示。在,CLK,1,期间，输出会随,D,的状态而改变,19,一、寄存器（数码寄存器）6.3.1 寄存器和移位寄存器,R,D,为清零端,并行输入,/,并行输出方式。,74HC175,为由,CMOS,边沿触发器构成的,4,位寄存器，其逻辑电路如图所示。,D,0,D,3,为并行数据输入端；,CLK,为寄存脉冲输入端,在,CLK,时，将,D,0,D,3,数据存入，与此前后的,D,状态无关，而且有异步置零（清零）功能。,6.3.1,寄存器和移位寄存器,20,RD为清零端并行输入/并行输出方式。74HC175为由CM,所谓“,移位,”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成,左移寄存器,、,右移寄存器,和,双向移位寄存器,三种：,寄存器,左移,(a),寄存器,右移,(b),寄存器,双向,移位,(c),二、移位寄存器（代码在寄存器中左,/,右移动）,具有存储,+,移位功能,21,所谓“移位”，就是将寄存器所存各位 数据，在每个移位,由,D,触发器构成的,4,位移位寄存器（右移）：,因为触发器有传输延迟时间,t,pd,，所以在,CLK,到达时，各触发器按前一级触发器原来的状态翻转。,其中,D,I,为串行输入端，,D,O,为串行输出端，,Q,3,Q,0,为并行输出端，,CLK,为移位脉冲输入端,22,由D触发器构成的4位移位寄存器（右移）：因为触发器有传输延迟,CLK,的顺序,输入,D,I,Q,0,Q,1,Q,2,Q,3,0,X,D=1011,0,0,0,0,1,1,1,0,0,0,0,0,2,0,1,0,0,0,1,3,1,0,1,0,0,1,4,1,1,0,1,0,1,1,1,0,移位寄存器的工作原理,23,CLK的顺序输入DIQ0 Q1,右移串行输入,左移串行输入,并行输入,工作方式,控制,并行输出,74LS194A,可实现,串入串出串入并出并入并出并入串出,四种功能。,D,0,D,1,D,2,D,3,D,IR,D,IL,GND,V,CC,Q,0,Q,1,Q,2,Q,3,S,1,S,0,CLK,16,15,14,13,12,11,10,9,1,3,4,5,6,7,8,2,Q,0,Q,1,Q,2,Q,3,CP,S,1,S,0,74LS194A,R,D,D,0,D,1,D,2,D,3,D,IR,D,IL,异步清零,器件实例：双向移位寄存器,74LS194A,24,右移串行输入左移串行输入并行输入工作方式并行输出74LS19,Q,0,Q,1,Q,2,Q,3,D,IR,D,0,D,1,D,2,D,3,D,IL,74,LS,194,A,S,1,S,0,C,LK,R,D,双向移位寄存器,74LS194A,的逻辑符号及功能表,（,a,）,逻辑图形符号,工作状态,0,直接清零,1,0,0,0,0,1,1,1,1,1,1,1,保,持,右,移,左,移,并行输入,（,b,）,功能表,R,D,S,1,S,0,R,D,结论：清零功能最优先（异步方式）。,移位、并行输入都需,CLK,的,到来（同步方式）,25,Q0Q1Q2Q3DIRD0D1D2D3DIL74LS194A,图,6.3.6,用两片,74LS194,接成,8,位双向移位寄存器,1,、,扩展应用（,4,位,8,位,）,三 寄存器的应用实例,26,图6.3.6用两片74LS194接