计算机接口技术-第1章课件

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,精选ppt,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,精选ppt,*,第,1,章,计算机接口技术基础,本章重点：,什么是接口,接口电路的组成及各部分的作用,接口的功能,I/O,端口的编址方式,1,精选ppt,1.1.1 CPU,的发展历程,1.,第,1,代：,4,位极低档,8,位,CPU,2.,第,2,代：中低档,8,位,CPU,3.,第,3,代：,16,位低档,CPU,4.,第,4,代：低档,32,位,CPU,5.,第,5,代：中档,32,位,CPU,6.,第,6,代：高档,32,位,CPU,7.,第,7,代：,64,位,CPU Itanium,2,精选ppt,第,1,代,第一块,CPU,是,1971,年由美国,Intel,公司生产的,4004,，它本来是为高级袖珍计算器而设计的,第,2,代,1973,年到,1977,年，出现了,Intel 8008,、,Z-80,、,Intel 8085,等型号的,CPU,，它们的字长是,8,位，这一代,CPU,的芯片集成度为,5000,管,/,片，时钟频率为,2MHz,4MHz,。,第,3,代,Inte,推出,16,位,CPU8086,，时钟频率达到,4MHz,8MHz,，,8086,的内部和外部数据总线都是,16,位，地址总线为,20,位，可直接访问,1MB,内存单元。,第,4,代,1985,年，,Intel,推出了,32,位,CPU 80386,，时钟频率为,20MHz,，该芯片的内,/,外部数据总线、地址总线及片内寄存器都是,32,位，可直接访问的内存空间达,4GB,，并且支持分页机制。,第,5,代,Intel,公司推出了新一代高性能,CPU Pentium(,奔腾,),，,Pentium CPU,的芯片集成度进一步提升，至少包含,300,万个晶体管，并且一级缓存的容量增加到了,16KB,，,Pentium CPU,最大的改进是拥有超标量结构，支持在一个时钟周期内执行一至多条指令。这些改进大大提升了,CPU,的性能,第,6,代,Intel,公司推出了,Pentium Pro CPU,，此,CPU,有两大特色：一是把二级缓存封装到,CPU,内，即片内封装了与,CPU,同频运行的,256KB,或,512KB,二级缓存；二是支持动态预测执行，可以打乱程序原有的指令顺序，按照优化顺序同时执行多条指令。这两项改进使得,Pentium Pro CPU,的性能有了质的飞跃。,第,7,代,64,位,CPU Itanium.,特点有：采用,EPIC,、,RISC,和,CISC,技术；具有并行显示功能，能让编译器分析程序的并行性，提前完成代码的排序，多条排好序的代码流并行执行；具有执行判定功能，让程序的多个分支同时执行，判断出最后需要哪个分支的结果；具有数据预装功能，在程序分支进入流水线之前就将分支所需的数据由内存提取到处理器；采用三级高速缓存；前端的时钟频率达到,200MHz,，数据通道宽度为,128,位，数据带宽达到,3200MB/s,。,3,精选ppt,1.1.2 CPU,的内部结构,1.,微机系统的组成,通用的微机硬件系统是由中央处理器、存储器、输入,/,输出设备及其接口电路组成的，如图所示。,图,1-1,微机硬件系统,4,精选ppt,2.CPU,的内部结构,8086 CPU,的内部结构从功能上分为两部分：总线接口部件,(Bus Interface Unit,，,BIU),和执行部件,(Execution Unit,，,EU),，两个部件可并行操作以提高计算机的运行速度。,BIU,与,EU,相互协调以完成,CPU,的工作。,在早期的,CPU,中，程序的执行由取指指令和执行指令交替进行，取指期间，,CPU,必须等待。如图,1-2(a),所示，指令的提取和执行是以串行方式进行的。,5,精选ppt,3.寄存器结构,8086 CPU,的内部有,14,个,16,位寄存器，可以分为以下三组：,通用寄存器,8086/8088 CPU,有,4,个,16,位的通用寄存器,(AX,、,BX,、,CX,和,DX),，可以存放,16,位的操作数，也可以分为,8,个,8,位的寄存器,(AL,、,AH,；,BL,、,BH,；,CL,、,CH,；,DL,、,DH),来使用。其中：,AX,称为累加器，,BX,称为基址寄存器，,CX,称为计数寄存器，,DX,称为数据寄存器。,段寄存器,共有,4,个,16,位段寄存器，即代码段寄存器,(CS),、数据段寄存器,(DS),、堆栈段寄存器,(SS),和附加段寄存器,(ES),。这些段寄存器的内容与有效的地址偏移量一起，可确定内存的物理地址。通常：,CS,划定并控制程序区，,DS,和,ES,控制数据区，,SS,控制堆栈区。,标志寄存器,标志寄存器中的内容称为处理器状态字,(PSW),，用来存放,8086/8088 CPU,在工作过程中的状态。共有,9,个标志位，可分成两类：一类为状态标志位，另一类为控制标志位,6,精选ppt,4.目前CPU的新结构,目前，,CPU,已经出现双核,CPU,和四核,CPU,。那么什么是双核,CPU,呢？首先，核心也称为内核，是,CPU,最重要的组成部分。,CPU,中心那块隆起的芯片就是核心，是由单晶硅以一定的生产工艺制造出来的，,CPU,所有的计算、接收,/,存储命令、处理数据都由核心执行。各种,CPU,核心都具有固定的逻辑结构，一级缓存、二级缓存、执行单元、指令级单元和总线接口等逻辑单元都有科学的布局。,那么什么是双核呢？从双核技术本身来看，毫无疑问，双核应该具备两个物理上的运算内核，双核处理器是指在一个处理器上集成两个运算核心，从而提高计算能力。现在流行的“双核”概念，主要是指基于,X86,开放架构的双核技术。在这方面，起领导地位的厂商主要有,AMD,和,Intel,两家。其中，两家的思路又有不同。,AMD,从一开始设计时就考虑到了对多核心的支持。所有组件都直接连接到,CPU,，消除系统架构方面的挑战和瓶颈。两个处理器核心直接连接到同一个内核上，核心之间以芯片速度通信，进一步降低了处理器之间的延迟。而,Intel,采用多个核心共享前端总线的方式。专家认为，,AMD,的架构更容易实现双核以至多核，,Intel,的架构会遇到多个内核争用总线资源的瓶颈问题。,7,精选ppt,1.1.3 CPU的引脚信号,1.8086/8088 CPU,的两种工作模式,8088/8086 CPU,芯片能够工作在两种模式下：,最小模式与最大模式,。这两种不同的工作模式适合不同的场合。,8086 CPU,的,MN/MX(Minimum/Maximum Mode Control),管脚是最大,/,最小模式控制信号，决定了,8086 CPU,工作在哪种工作模式。如果,MN/MX,接,+5V,，那么,CPU,工作在最小模式；如果,MN/MX,接地，那么,CPU,工作在最大模式。,最小模式,一般用于组成基于,8086 CPU,的最小系统。最小模式是指微机系统中只有,8086,或,8088,一个,CPU,。在这个系统中，所有的总线控制信号直接由,CPU,提供。系统中的总线控制电路被减到最少。图,1-4,所示为,8086 CPU,工作在最小工作模式时的典型配置。,最大模式,是指微机系统中包含两个或多个,CPU,，其中一个主处理器是,8086,或,8088 CPU,，其他处理器为协处理器，它们协助主处理器工作。常用的协处理器有,8087,协处理器和,8089,协处理器。前者是专用于数值运算的协处理器；后者是专用于控制输入,/,输出操作的协处理器。图,1-5,所示为,8086 CPU,在最大工作模式下的典型配置,8,精选ppt,与最小模式系统相比，最大模式系统的控制信号是通过,8288总线控制器产生的。这些信号包括：地址锁存、数据使能、数据传输方向的控制信号，存储器及I/O读写信号，中断应答信号等。最大工作模式的特点是：可组成多处机系统，控制信号以编码方式输出，需要专用的译码器、总线控制器、译码产生系统的控制信号；在多机系统中，为协调各处理器对共享资源的使用而不发生冲突，需要使用仲裁电路。在不同的工作模式下，管脚的定义也不同。学习管脚信号的定义，为下一步学习总线操作时序和系统组成打下基础。接下来介绍在两种不同模式下8086/8088 CPU的引脚信号及功能，重点介绍在两个工作模式下的差别,9,精选ppt,2.8086/8088 CPU的引脚信号和功能,8086/8088 CPU,采用了标准的,DIP40,封装，其引脚如图,1-6,所示,。,AD,15,AD,0,为地址,/,数据总线，地址总线和数据总线分时复用。作为地址总线是三态输出，对存储器或,I/O,端口寻址。作为数据总线是双向三态。在,8088 CPU,中，数据总线只有,8,根，故,AD,7,AD,0,作为地址,/,数据复用总线，而,AD,15,AD,8,只作为地址总线使用,10,精选ppt,1.1.4 CPU的时序概念,CPU,引脚上信号的输出是与时间有关的。在不同的时段，各引脚上信号的输出是不同的。但是这些信号都受一个统一的时钟信号控制，也就是说，,CPU,是在时钟脉冲的统一控制下，一个节拍一个节拍地工作。这就是时序的作用。,现在回顾一下时钟周期、总线周期、指令周期以及它们之间的关系。时钟周期是,CPU,动作处理的最小时间单位，通常，一个总线周期由若干个时钟周期组成。一个指令周期通常由若干个总线周期组成。而一个指令周期包括读取指令、分析指令和执行指令。在微机中，由于指令的复杂程度不同，执行指令所需要的时间也不同，不同的指令周期长短也不一样。一般情况下，组成指令周期的总线周期数往往不一样，简单指令只需要一个总线周期，复杂指令则需要较多的总线周期。例如，某一条指令的操作是将,CPU,内部累加器中的值写入指定的存储器单元，执行这条指令可能就需要两个总线周期，即读总线周期和写总线周期。第一个读总线周期的功能是将存储器中的指令代码读入,CPU,内部的指令寄存器。在这个总线周期中，地址总线上提供的是程序计数器,(PC),的值，数据总线上的有效数据是指令代码。第二个总线周期是写总线周期，功能是将累加器中的数据通过数据总线写入指定的存储器单元。在这个总线周期中，地址总线上是,CPU,提供的存储器单元地址，数据总线上是,CPU,提供的累加器的值。在,8086 CPU,中，地址总线和数据总线分时复用。下面介绍,8086 CPU,总线周期以及在最小模式下总线周期的操作,11,精选ppt,1.8086 CPU总线周期的基本概念,8086 CPU,的基本总线周期为,4,个时钟周期，每个时钟周期间隔称为一个,T,状态。如图,1-7,所示，在,T,1,状态，总线接口部件将,RAM,或,I/O,地址放在地址,/,数据复用总线,(AD),上。,T,2,状态对于读总线周期和写总线周期有所不同，对于读总线周期，,AD,总线为接收数据做准备；而对于写总线周期，,AD,总线上将形成待写的数据，并且一直保持到总