门电路和组合逻辑电路课件

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,（2-,*,）,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,门电路和组合逻辑电路,第1页，共185页。,门电路和组合逻辑电路第1页，共185页。,1,正逻辑与负逻辑,正逻辑：用高电平表示逻辑1，用低电平表示逻辑0,负逻辑：用低电平表示逻辑1，用高电平表示逻辑0,正负逻辑之间存在着简单的对偶关系，例如正逻辑与门等同于负逻辑或门等。（1表示条件满足、结果发生）,A,B,Y,0,0,0,0,1,0,1,0,0,1,1,1,A,B,Y,1,1,1,1,0,1,0,1,1,0,0,0,正与门,负或门,V,A,V,B,V,Y,0V,0V,0V,0V,3V,0V,3V,0V,0V,3V,3V,3V,用正逻辑,用负逻辑,2,第2页，共185页。,正逻辑与负逻辑ABY000010100111ABY11110,在数字系统的逻辑设计中，若采用NPN晶体管和NMOS管,电源电压是正值，一般采用正逻辑。,若采用的是PNP管和PMOS管，电源电压为负值，则采用负逻辑比较方便。,今后除非特别说明，一律采用正逻辑。,逻辑电平高电平V,H,：大于给定电平值的电压范围（2V5V） 输入高电平V,IH,输出高电平V,OH,低电平V,L,：小于给定电平值的电压范围（0V0.8V） 输入低电平V,IL,输出低电平V,OL,3,第3页，共185页。,在数字系统的逻辑设计中，若采用NPN晶体管和NMOS管,电源,高电平和低电平都是对应的一段电压范围，因此在数字电路中，对,电子元件、器件参数精度的要求及其电源的稳定度的要求比模拟电路要低。,正逻辑,0,1,5V,2V,0.8V,0V,负逻辑,0,1,5V,2V,0.8V,0V,4,第4页，共185页。,高电平和低电平都是对应的一段电压范围,V,I,控制开关S的通、断。,S断开，V,O,为高电平；,S接通，V,O,为低电平。,用来获得高、低输出电平的基本开关电路,：,缺点：功耗比较大。,S接通，输出为V,OL,时，功耗,改进：采用互补开关电路。,V,I,同时控制开关S的通、断。,S,2,断开, S,1,接通,V,O,为高电平;,S,1,断开,S,2,接通,V,O,为低电平。,静态功耗,0,互补开关电路,在数字集成电路中广泛应用,5,第5页，共185页。,VI控制开关S的通、断。用来获得高、低输出电平的基本开关电路,V,I,S,V,I,S,理想开关：,开关闭合时：R=0,V=0,开关断开时：R=,I=0,开关时间：,t=0,实际使用的开关为晶体二极管、三极管以及场效应管等电子器件。,6,第6页，共185页。,VISVIS理想开关：开关闭合时：R=0 实际使,5.2,半导体二极管和三极管的开关作用,二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。相当于一个受外加电压极性控制的开关。,7,第7页，共185页。,5.2 半导体二极管和三极管的开关作用二极管的单向导电性，,5.2,半导体二极管和三极管的开关特性,二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。相当于一个受外加电压极性控制的开关。,8,第8页，共185页。,5.2 半导体二极管和三极管的开关特性二极管的单向导电性，,R,B,E,B,R,C,T,I,B,I,C,U,CE,+U,CC,I,C,(,m,A ),1,2,3,4,U,CE,(V),3,6,9,12,I,B,=0,20,A,40,A,60,A,80,A,100,A,Q,U,CC,1、放大状态,发射结正偏，集电结反偏。,9,第9页，共185页。,RBEBRCTIBICUCE+UCCIC(mA )123,R,B,E,B,R,C,T,I,B,I,C,U,CE,+U,CC,I,C,(,m,A ),1,2,3,4,U,CE,(V),3,6,9,12,I,B,=0,20,A,40,A,60,A,80,A,100,A,Q,U,CC,Q,1,静态工作点Q上升，上升到Q,1,时，晶体管进入饱和状态。晶体管失去了电流放大作用。,2、饱和状态,10,第10页，共185页。,RBEBRCTIBICUCE+UCCIC(mA )123,R,B,E,B,R,C,T,I,B,I,C,U,CE,+U,CC,I,C,(,m,A ),1,2,3,4,U,CE,(V),3,6,9,12,I,B,=0,20,A,40,A,60,A,80,A,100,A,Q,U,CC,Q,1,2、饱和状态,集电结正向偏置,11,第11页，共185页。,RBEBRCTIBICUCE+UCCIC(mA )123,R,B,E,B,R,C,T,I,B,I,C,U,CE,+U,CC,饱和状态的特征,：,晶体管饱和状态的开关作用,：,当晶体管饱和时，U,CE(sat),0，发射极与集电极之间如同一个开关接通，其间电阻很小。,12,第12页，共185页。,RBEBRCTIBICUCE+UCC饱和状态的特征：晶体管,R,B,E,B,R,C,T,I,B,I,C,U,CE,+U,CC,I,C,(,m,A ),1,2,3,4,U,CE,(V),3,6,9,12,I,B,=0,20,A,40,A,60,A,80,A,100,A,Q,U,CC,Q,1,静态工作点Q下降，下降到Q,2,时，晶体管进入截止状态。,3、截止状态,Q,2,13,第13页，共185页。,RBEBRCTIBICUCE+UCCIC(mA )123,R,B,E,B,R,C,T,I,B,I,C,U,CE,+U,CC,I,C,(,m,A ),1,2,3,4,U,CE,(V),3,6,9,12,I,B,=0,20,A,40,A,60,A,80,A,100,A,Q,U,CC,Q,1,Q,2,晶体管截止状态的开关作用,：,当晶体管截止时，I,C,0，发射极与集电极之间如同一个开关断开，其间电阻很大。,14,第14页，共185页。,RBEBRCTIBICUCE+UCCIC(mA )123,R,1,R,2,A,F,+u,cc,u,A,t,u,F,t,+u,cc,0.3V,三极管的开关特性：,15,第15页，共185页。,R1R2AF+uccuAtuFt+ucc0.3V三极管的开关,总结,：,数字电路就是利用晶体管的开关作用进行工作的。晶体管时而从截止跃变到饱和，时而从饱和跃变到截止；不是工作在饱和状态，就是工作在截止状态，只是在饱和和截止两种工作状态转换的瞬间才经过放大状态。,16,第16页，共185页。,总结：16第16页，共185页。,目前，采用MOS管的逻辑集成电路主要有三类：以N沟道增强型管构成的NMOS电路，以P沟道增强型管构成的PMOS电路以及用PMOS和NMOS两种管子构成互补的CMOS电路。,NMOS反相器,17,第17页，共185页。,目前，采用MOS管的逻辑集成电路主要有三类：以N沟道增强型管,设：V,DD,=12V，V,GS(th),=2V，V,IL,=0V，V,IH,=12V,NMOS反相器,当,V,i,=V,iL,=0V时，V,GS,=V,iL, V,GS(th),，MOS管导通，合理选择,V,DD,和,R,D,，输出,V,O,=V,OL,为得到足够低的,V,OL,，要求,R,D,很大。在实际电路中，常用另一个,MOS管来做负载。,18,第18页，共185页。,设：VDD=12V，VGS(th)=2V，VIL=0V，VI,5.3,基本逻辑门电路,在电子电路中，逻辑门电路是由半导体二极管或三极管实现的，在逻辑门电路中，有分立元件电路，也有集成门电路。,19,第19页，共185页。,5.3 基本逻辑门电路在电子电路中，逻辑门电路是由半导体二,0V,3V,Y,A,B,V,CC,=+5V,D,1,3k,R,D,2,&,A,B,Y=A,B,V,A,V,B,V,Y,0V,0V,0V,3V,3V,0V,3V,3V,A,B,Y,0,0,0,1,1,0,1,1,电压功,能表,真值表,0.7V,0.7V,0.7V,3.7V,0,0,0,1,1.二极管与门,20,第20页，共185页。,0V3VYABVCC=+5VD13kRD2&ABY=AB,2.二极管或门,0V,3V,A,B,Y,D,D,1,2,R,3k,A,B,Y=A+B,1,电压功,能表,V,A,V,B,V,Y,0V,0V,0V,3V,3V,0V,3V,3V,真值表,A,B,Y,0,0,0,1,1,0,1,1,0V,2.3V,2.3V,2.3V,0,1,1,1,21,第21页，共185页。,2.二极管或门0V3VABYDD12R3kABY=A+B,3 三极管非门,+Vcc,+,T,1,2,3,c,b,e,R,c,R,b,V,i,I,B,I,C,V,O,电压功能表,V,I,V,O,0V,5V,5V,0.3V,真值表,A,Y,0,1,1,0,A,Y=A,1,符号,22,第22页，共185页。,3 三极管非门+Vcc+T123cbeRcRbViIBI,4.分立元件复合门电路,工作原理：,（1）当A、B、C全接高电平5V时，二极管D,1,D,3,都截止，而D,4,、D,5,和T导通，且T为,饱和,导通,，,V,L,=0.3V,，即输出低电平。,（2）A、B、C中只要有一个为低电平0.3V时，则,V,P,1V，从而使D,4,、D,5,和T都截止，,V,L,=,V,CC,=5V，即输出高电平。,所以该电路满足与非逻辑关系，即：,23,第23页，共185页。,4.分立元件复合门电路工作原理：23第23页，共185页。,R,1,R,2,Y,+12V,晶体管“非” 门,“或非” 门,全“0”出“1”,有“1”出“0”,“或非”门图形符号,A,1,B,Y,二极管或门,Y,D,1,D,2,A,B,0V,或非门电路,24,第24页，共185页。,R1R2Y+12V晶体管“非” 门“或非” 门全“0”出“1,分离元件门电路缺点,1、体积大、工作不可靠。,2、需要不同电源。,3、各种门的输入、输出电平不匹配。,25,第25页，共185页。,分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。,数字集成电路：在一块半导体基片上制作出一个完整的逻辑电路所需要的全部元件和连线。使用时接：电源、输入和输出。数字集成电路具有体积小、可靠性高、速度快、而且价格便宜的特点。,TTL型电路：输入端和输出端都采用了三极管结构，称之为: 三极管-三极管逻辑电路（Transistor Transistor Logic），简称为TTL电路。,按照集成度的高低，将集成电路分为以下几类：,小规模集成电路：100个以下(元件和连线）( Small Scale Integration :SSI ),中规模集成电路：几百个（Medium Scale Integration :MSI ),大规模集成电路：几千个 （ Large Scale Integration :LSI ),超大规模集成电路：一万个以上（Very Large Scale Integration VLSI ）,26,第26页，共185页。,数字集成电路：在一块半导体基片上制作出一个完整的逻辑电路所需,1、TTL “与非” 门电路,多发射极晶体管,二极管“与”门,A,B,Y,C,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,C,A,B,C,B,1,C,1,R,1,+5V,27,第27页，共185页。,1、TTL “与非” 门电路多发射极晶体管二极管“与”门A,1、任一输入为低电平“0”（0.3V）时,“0”,不足以让,T,2、,T,5,导通,发射结 正向偏置,1V,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,C,三个PN结,导通需2.1V,1、TTL “与非” 门电路,28,第28页，共185页。,1、任一输入为低电平“0”（0.3V）时“0”不足以让发射结,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,C,u,o,1、任一输入为低电平“0”（0.3V）时,“0”,1V,u,o,=5-u,R2,-u,be3,-u,be4,3.4V,高电平“1”！,1、TTL “与非” 门电路,29,第29页，共185页。,+5VYR4R2R1T2R3R5T3T4T1T5B1C1AB,“1”,高电位“1”,全反偏,1V,2、输入全为高电平“1”（3.4V）时,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,C,截止,全导通,1、TTL “与非” 门电路,30,第30页，共185页。,“1”高电位“1”全反偏1V2、输入全为高电平“1”（3.,“1”,全反偏,1V,2、输入全为高电平“1”（3.4V）时,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,C,全导通,饱和,V,Y,=0.3V低电平“0”,高电位“1”,1、TTL “与非” 门电路,31,第31页，共185页。,“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5,TTL与非门电路,&,A,B,Y,符号：,C,32,第32页，共185页。,TTL与非门电路&ABY符号：C32第32页，共185页。,1）电压传输特性,2、TTL “与非” 门电路的特性,电压传输特性是指与非门的输出电压与输入电压之间的对应关系，即，它反映了电路的静态特性。图(a)是电压传输特性的实验电路，图(b)给出了TTL与非门的电压传输特性曲线。,(b) 特性曲线,(a) 实验电路,33,第33页，共185页。,1）电压传输特性2、TTL “与非” 门电路的特性电压传输特,AB段: 当V,i,0.7v时，V,b2,0.7v，T,2,和T,5,管截止，T,4,导通，输出为高电平V,oH,=V,cc,V,d2,V,be4,3.6v,，故AB段称为截止区,R,3,R,2,R,1,Vcc= + 5v,(,V,o,),1,2,3,1,2,3,D,2,1,2,3,1,3,R,4,130,A,(V,I,),T,1,T,5,T,4,T,2,4k,Y,V,C2,V,e2,1.6k,1k,0.9V,0.2V,5V,0.2V,BC段: 当0.7Vi1.3v时，T2管的发射极电阻R3直接接地，故T2管开始导通并处于放大状态，所以Vc2和Vo随Vi的增高而线性地降低。但T5管仍截止。故BC段称为线性区。,A,B,C,V,O,V,I,0,1,2,3,3,2,1,1.4V,0.7V,5V,0.7V,2.1V,1.4V,1.0V,1.4V,34,第34页，共185页。,AB段: 当Vi0.7v时，Vb20.7v，T2和T5,CD段:当1.3vV,i,1.4V,2.1V,1.4V,0.7V,1V,D,E,DE段: Vi大于1.4v以后，Vb1被箝位在2.1v，T2和T5管均饱和，Vo=Vces5=0.1v,故DE段称为饱和区。,A,V,O,V,I,0,1,2,3,3,2,1,B,C,35,第35页，共185页。,CD段:当1.3vVi8。,4）,TTL与非门传输延迟时间t,pd,TTL与非门传输延迟时间示意图,导通延迟时间t,pd1,从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。,截止延迟时间t,pd2,从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。,传输延迟时间t,pd,是t,pd1,和t,pd2,的平均值。即,40,第40页，共185页。,3）TTL门电路的扇出系数 NO 2、TTL “与非” 门电,在工程实践中，有时需要将几个门的输出端并联使用， 以实现与逻辑，称为线与。,3、其他类型的TTL门电路,B,A,&,D,C,&,Y,Y,1,Y,2,普通的TTL门电路不能进行线与，为此，专门生产了一种可以进行线与的门电路：集电极开路门,Y,1,Y,2,Y,0,0,0,1,1,0,1,1,0,0,0,1,41,第41页，共185页。,在工程实践中，有时需要将几个门的输出端并联使用， 以实现,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,C,一般TTL “与非”门电路,1）集电极开路“与非”门电路（OC门）,42,第42页，共185页。,+5VYR4R2R1T2R3R5T3T4T1T5B1C1AB,+5V,Y,R,2,R,1,T,2,R,3,T,1,T,5,B,1,C,1,A,B,C,OC门电路,无T3、T4晶体管,T5集电极开路,！,1）集电极开路“与非”门电路（OC门）,43,第43页，共185页。,+5VYR2R1T2R3T1T5B1C1ABCOC门电路无T,+V,CC,=5V,Y,1,2,3,1,2,3,1,3,A,B,T,1,1.6K,4K,1K,R,1,T,2,T,5,R,2,R,3,A,Y,B,&,集电极开路门（ OC门）,注意：OC门必须外接合适的负载电阻和电源才能正常工作。,R,L,V,CC,A,B,Y,0,0,1,0,1,1,1,0,1,1,1,0,V,O,=V,CC,V,O,=V,Ces5,44,第44页，共185页。,+VCC=5VY12312313ABT11.6K4K1KR1,+5V,Y,R,2,R,1,T,2,R,3,T,1,T,5,B,1,C,1,A,B,C,OC门电路,工作时，T5的集电极（输出端）外接电源U和电阻R,L,，作为OC门的有源负载。,R,L,U,CC,集电极开路“与非”门电路（OC门）,45,第45页，共185页。,+5VYR2R1T2R3T1T5B1C1ABCOC门电路工作,（1）实现线与。,电路如右图所示，逻辑关系为:,OC,门主要有以下几方面的应用：,（2）实现电平转换。,如图示，可使输出高电平变为10,V,。,（3）用做驱动器。,如图是用来驱动发光二极管的电路。,+V,B,A,&,D,C,&,R,L,CC,Y,Y,1,Y,2,46,第46页，共185页。,（1）实现线与。 OC门主要有以下几方面的应用：（2）实,2）三态输出“与非”门电路,D,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,E,特点：它的输出除出现高电平和低电平外，还可以出现高阻状态。,E 控制端,A、B 输入端,3、,其他类型的TTL门电路,47,第47页，共185页。,2）三态输出“与非”门电路D+5VYR4R2R1T2R3R5,D,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,E,当控制端 E=“1”时：,D截止,电路处于工作状态。,三态输出“与非”门电路,48,第48页，共185页。,D+5VYR4R2R1T2R3R5T3T4T1T5B1C1A,D,+5V,Y,R,4,R,2,R,1,T,2,R,3,R,5,T,3,T,4,T,1,T,5,B,1,C,1,A,B,E,当控制端 E=“0”时：,D导通,输出端处于开路状态。,高阻态,截止,截止,三态输出“与非”门电路,49,第49页，共185页。,D+5VYR4R2R1T2R3R5T3T4T1T5B1C1A,符号,功能表,&,A,B,Y,E,三态输出“与非”门的图形符号及功能,说明,：由于电路结构不同，也有当控制端为高电平时出现高阻态，为低电平时处于工作状态。,三态输出“与非”门电路,50,第50页，共185页。,符号功能表&ABYE三态输出“与非”门的图形符号及功能说明,三态门主要作为TTL电路与总线间的接口电路,用途：,结论,：,E,1,、E,2,、E,3,分时接入高电平，总线就会轮流接受各个三态门的输出。,公用总线,&,E,1,&,E,2,&,E,3,51,第51页，共185页。,三态门主要作为TTL电路与总线间的接口电路用途：结论：,574,LS,系列为低功耗肖特基系列。,674,AS,系列为改进肖特基系列，,它是74,S,系列的后继产品。,774,ALS,系列,为改进低功耗肖特基系列，是74LS系列的后继产品。,TTL集成逻辑门电路系列简介,174系列为,TTL,集成电路的早期产品，属中速,TTL,器件。,274,L,系列为低功耗,TTL,系列，又称,LTTL,系列。,374,H,系列为高速,TTL,系列。,474,S,系列,为肖特基TTL系列，进一步提高了速度。如图示。,b,e,c,b,e,c,52,第52页，共185页。,574LS系列为低功耗肖特基系列。TTL集成逻辑门电路,53,第53页，共185页。,53第53页，共185页。,TTL,与非门举例74LS00,74LS00是一种典型的,TTL,与非门器件，内部含有4个2输入端与非门，共有14个引脚。引脚排列图如图所示。,逻辑功能：,54,第54页，共185页。,TTL与非门举例74LS0074LS00是一种典型的TT,MOS逻辑门电路是继TTL之后发展起来的另一种应用广泛的数字集成电路。由于它功耗低，抗干扰能力强，工艺简单，几乎所有的大规模、超大规模数字集成器件都采用MOS工艺。就其发展趋势看，MOS电路特别是CMOS电路有可能超越TTL成为占统治地位的逻辑器件。,CMOS逻辑门电路是由N沟道增强型MOS管和P沟道增强型MOS管互补而成，通常称为互补型MOS逻辑电路，简称CMOS逻辑电路。,55,第55页，共185页。,MOS逻辑门电路是继TTL之后发展起来的另一种应用广泛的数字,一、 CMOS反向器,V,GSN,=0V-0V=0V,V,TN，,T,N,导通,，,V,GSP,=10V-10V=0V,T,P,截止,I,D,0;,输出,V,O,0,V,。,N沟道,P沟道,1,、,CMOS反相器的电路结构和工作原理,由N沟道增强型和P沟道增强型MOS互补而成,56,第56页，共185页。,一、 CMOS反向器VGSN=0V-0V=0V VGS(,（4）当5,V,V,i,8,V,，,T,P,逐渐变为截止，,T,N,导通,（5）当,V,i,8,V,，,T,P,截止，,T,N,导通，输出,V,o,=0,V,。,2、电压传输特性,：（设:,V,DD,=10V， V,GS(th)N,=| V,GS(th) P,|=2V,）,（1）当,V,i,2V,T,N,截止,T,P,导通,输出,V,o,V,DD,=10V,（2）当2V,V,i,5V，T,N,开始导通，T,P,导通,（3）当,V,i,=5V，两管都导通，,V,o,=（,V,DD,/2）=5V。,CMOS门电路的阈值电压,V,TH,=,V,DD,/2,N沟道,P沟道,57,第57页，共185页。,（4）当5VVi8V，2、电压传输特性：（设: VDD=,3、输入噪声容限,保证输出高、低电平基本不变（在允许的范围内）的条件下，而允许的输入信号的波动范围称为输入端噪声容限,输入低电平噪声容限：,V,NL,=V,ILmax,V,OLmax,=0.8V-0.3V,=0.5V,输入高电平噪声容限：,V,NH,=V,OHmin,-V,IHmin,=11V-8V,=3V,0.3V,0V,12V,11V,0.8V,0V,12V,8V,58,第58页，共185页。,3、输入噪声容限保证输出高、低电平基本不变（在允许的范围内）,A,B,V,P1,V,P2,V,N1,V,N2,+,V,DD,F,1、,CMOS与非门,V,P1,与V,P2,并联，,V,N1,与V,N2,串联；,当AB都是高电平时,V,N1,与V,N2,同时导通,V,P1,与V,P2,同时截止；,输出F,为低电平。,当AB中有一个是低,电平时，V,N1,与V,N2,中有一个截止，V,P1,与V,P2,中有一个导通，,输出F,为高电平。,U,GS（th）：,NMOS为正，PMOS为负。,二、其他形式的CMOS门电路,59,第59页，共185页。,ABVP1VP2VN1VN2+VDDF1、CMOS与非门VP,2、 CMOS或非门,B,V,P1,V,P2,V,N1,V,N2,+,V,DD,A,F,当AB中有一个是高电平，,V,N1,与V,N2,中有一个导通，,V,P1,与V,P2,中有一个截止，,输出F,为低电平。,当AB都是低电平时，,V,N1,与V,N2,同时截止，,V,P1,与V,P2,同时导通；,输出F,为高电平。,U,GS（th）：,NMOS为正，,PMOS为负。,VP1 与VP2串联，VN1 与VN2并联；,60,第60页，共185页。,2、 CMOS或非门BVP1VP2VN1VN2+VDDAF当,结构特点：组合逻辑电路仅仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。,时序逻辑电路电路中有记忆元件，输入与输出之间有反馈。,5.4 组合逻辑电路的分析与设计,数字电路按其完成逻辑功能的不同特点，可划分为组合逻辑电路和时序逻辑电路两大类。,组合逻辑电路（,功能特点,）：该电路在任一时刻输出的稳定状态，仅取决于该时刻的输入信号，而与输入信号作用前电路所处的状态无关。,时序逻辑电路（,功能特点,）：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。,61,第61页，共185页。,结构特点：组合逻辑电路仅仅由门电路组成，电路中无记忆元件，输,5.4 组合逻辑电路的分析与设计,组合逻辑电路框图,图中表示A,1,A,n,表示输入变量，Y,1,Y,m,表示输出变量。输出变量与输入变量之间的逻辑关系可以用逻辑函数表示：,62,第62页，共185页。,5.4 组合逻辑电路的分析与设计 组合逻辑电路框图,=1,=1,A,B,S,C,O,C,I,&,1,1,C,I,输出信号S、C,O,仅仅与输入信号有关系。,例如：,63,第63页，共185页。,=1=1ABSCOCI&11CI输出信号S、CO仅仅与输入,组合逻辑电路逻辑功能的描述：,真值表、逻辑函数式、逻辑图、卡诺图,如上例：逻辑函数式、逻辑图,真值表,A,B,C,I,S,C,O,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,功能,全加器,64,第64页，共185页。,组合逻辑电路逻辑功能的描述：真值表ABCISCO000000,分析组合逻辑电路,一般是根据已知的逻辑电路,找出其逻辑函数表达式,或写出其真值表,从而了解其电路的逻辑功能,有时分析的目的在于检验所设计的逻辑电路是否能实现预定的逻辑功能。,分析过程一般包含4个步骤：,1、组合逻辑电路的分析方法,电路,电路的逻辑功能(真值表),65,第65页，共185页。,分析组合逻辑电路,一般是根据已知的逻辑电路,找,第105页，共185页。,1）、根据要求列出逻辑状态表,第29页，共185页。,例1：判断下图两个电路中是否存在竞争冒险，已知任何瞬间输入变量只可能有一个改变状态。,规定VIH（min）=2V。,即输入低电压的最大值。,0+1=0 1,第140页，共185页。,+AnBn （Cn-1 +Cn-1 ）,第139页，共185页。,2、TTL “与非” 门电路的特性,数字集成电路：在一块半导体基片上制作出一个完整的逻辑电路所需要的全部元件和连线。,0 0 0 D0,也可以用两个半加器和一个或门实现。,8线-3线74LS148优先编码器,例1：,组合电路如图所示，分析该电路的逻辑功能。,解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量,P。,A,B,C,AP,BP,CP,66,第66页，共185页。,第105页，共185页。例1：组合电路如图所示，分析该电路的,（2）化简与变换：,（3）由表达式列出真值表。,（4）分析逻辑功能 ：,当,A,、,B,、,C,三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。,A,B,C,Y,0,0,0,0,0,1,0,1,0,0,1,1,1,0,0,1,0,1,1,1,0,1,1,1,0,0,1,1,1,1,1,1,67,第67页，共185页。,（2）化简与变换：（3）由表达式列出真值表。（4）分析逻辑功,分析组合逻辑电路的一般步骤：,用文字或符号标出各个门的输入或输出。,从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式，也可由输出端向输入端逐级推导，最后得到以输入变量表示的输出逻辑函数表达式。,用逻辑代数或卡诺图化简或变换各逻辑函数表达式，或列 出真值表。,根据真值表或逻辑函数表达式确定电路的逻辑功能。,68,第68页，共185页。,分析组合逻辑电路的一般步骤：68第68页，共185页。,例2：分析下图的逻辑功能。,1、由逻辑图写出逻辑式,方法：从输入端到输出端，依次写出各个门的逻辑式，最后写出输出变量Y的逻辑式。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,69,第69页，共185页。,例2：分析下图的逻辑功能。 1、由逻辑图写出逻辑式方法：从,例2：分析下图的逻辑功能。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,1、由逻辑图写出逻辑式,G1门：,G2门：,G3门：,G4门：,对逻辑式进行化简！,70,第70页，共185页。,例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4,例2：分析下图的逻辑功能。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,1、由逻辑图写出逻辑式,反演律！,71,第71页，共185页。,例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4,例2：分析下图的逻辑功能。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,2、由逻辑式列出逻辑状态表,1,72,第72页，共185页。,例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4,例2：分析下图的逻辑功能。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,2、由逻辑式列出逻辑状态表,1,1,73,第73页，共185页。,例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4,例2：分析下图的逻辑功能。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,2、由逻辑式列出逻辑状态表,1,1,其余填“0”！,0,0,74,第74页，共185页。,例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4,例2：分析下图的逻辑功能。,A,B,Y,&,G1,&,G2,&,G3,&,G4,X,Y,1,Y,2,3、分析逻辑功能,1,1,结论,：当输入A、B不同时，输出为“1”；,当输入A、B相同时,，输出为“0”。,“异或”门电路,0,0,=1,75,第75页，共185页。,例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4,例3：分析下图的逻辑功能。,&,&,&,A,B,F,1,1,G,1,G,2,G,3,G,4,G,5,真值表,同或门电路,76,第76页，共185页。,例3：分析下图的逻辑功能。 &ABF11G1G2G3G,5.8,77,第77页，共185页。,5.877第77页，共185页。,任务要求,实现逻辑功能的最简单的逻辑电路,分析步骤：,b、定义输入和输出变量的逻辑状态（1和0）。,3、选择组成逻辑图的器件类型。,可选用小规模集成门电路组成相应的逻辑电路，也可选用中规模集成的常用逻辑器件或可编程逻辑器件等构成相应的逻辑电路。,2、根据逻辑状态表写出逻辑表达式；,1、进行逻辑抽象。,a、确定输入变量和输出变量。事件的原因为输入变量，事件的结果为输出变量。,c、根据逻辑要求，列逻辑状态表；,逻辑器件的数目、种类、器件之间的连线都最少。,78,第78页，共185页。,任务要求实现逻辑功能的最简单的逻辑电路分析步骤：b、定义输入,任务要求,最简单的逻辑电路,b、使用中规模集成的常用组合逻辑电路时，需要将逻辑函数变换为适当的形式，以便能用最少的器件和最简单的连线接成所要求的逻辑电路。,分析步骤：,5、根据化简或变换后的逻辑函数式，画出逻辑图。,4、将逻辑函数化简成适当的形式。,a、使用小规模集成的门电路进行设计时，需要将逻辑函数化简成最简形式；,79,第79页，共185页。,任务要求最简单的逻辑电路b、使用中规模集成的常用组合逻辑电路,例,：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是Y，指示灯亮是“1”，否则是“0”。,2、根据题意列出逻辑状态表、逻辑式、最终画出逻辑图。,80,第80页，共185页。,例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意,例,：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,逻辑状态表,1）、根据要求列出逻辑状态表,81,第81页，共185页。,例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意,例,：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,2）、根据逻辑状态表写出逻辑表达式,逻辑状态表,82,第82页，共185页。,例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意,例,：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,3）、将逻辑表达式化成最简式,用卡诺图化简,A,BC,00,01,11,10,0,1,AB,BC,AC,83,第83页，共185页。,例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意,4）、根据逻辑表达式画出逻辑图。,B,&,A,B,1,Y,&,C,&,84,第84页，共185页。,4）、根据逻辑表达式画出逻辑图。B&AB1Y&C&84第8,&,&,A,B,&,C,&,Y,若用与非门实现,85,第85页，共185页。,&AB&C&Y若用与非门实现85第85页，共185页。,解：,设红、绿、黄灯分别用A、B、C表示，且灯亮为1，灯灭为0。 结果用Y表示，出故障Y=1，正常Y=0。,例2：设计一个监视交通信号灯工作状态的电路。正常工作状态下，红、绿、黄灯必须有一盏、而且只允许有一盏灯点亮。,A,B,C,Y,0,0,0,1,0,0,1,0,0,1,0,0,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,1,1,1,1,1,真值表,BC,A,00,01,11,10,0,1,0,1,0,1,0,1,1,1,卡诺图,表达式,&,&,&,&,1,1,1,1,A,B,C,Y,86,第86页，共185页。,解：设红、绿、黄灯分别用A、B、C表示，且灯亮为1，灯灭为0,与非与非表达式,1,1,1,A,B,C,Y,&,&,&,&,&,与或非表达式,BC,A,00,01,11,10,0,1,0,1,0,1,0,1,1,1,1,1,1,A,B,C,&,1,Y,87,第87页，共185页。,与非与非表达式111ABCY&与或非表达式,在各种数字系统中，有些逻辑电路（编码器、译码器、数据选择器、计数器、加法器等等）经常大量出现，为了使用方便，已经把这些逻辑电路制成了中、小规模集成的标准化集成电路产品，可以直接使用，而不用重复设计这些逻辑电路。,下面分别介绍它们的工作原理和使用方法。,5.5 常用的组合逻辑电路,88,第88页，共185页。,在各种数字系统中，有些逻辑电路（编码器、译码器、数据选择器、,两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化成若干步加法运算进行。因此，加法器是构成算术运算器的基本单元。,二进制加法器可以用门电路组成的组合逻辑电路来实现。,89,第89页，共185页。,两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计,！注意：,二进制的加法运算同逻辑加法运算的含义不同。前者是数的运算，而后者是逻辑运算。,二进制加法：1+1=10,逻辑加法：1+1=1,90,第90页，共185页。,！注意：二进制加法：1+1=10逻辑加法：1+1=190第9,二进制加法运算的基本规则,：,（1）逢二进一。,（2）最低位是两个数最低位的相加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和低位送来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,91,第91页，共185页。,二进制加法运算的基本规则：（1）逢二进一。（2）最低位是两个,举例：A=1011, B=1001, 计算A+B,1 0 1 1,1 0 0 1,+,0,1,0,1,1,0,0,1,1,92,第92页，共185页。,举例：A=1011, B=1001, 计算A+B1 0,所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。,进位数(C),半加本位和数(S),A+B,半加和,0+0=0 0,0+1=0 1,1+0=0 1,1+1=1 0,一、1位加法器,1、半加器,93,第93页，共185页。,所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。进位,用组合逻辑电路实现“半加”,ABCS,0000,0101,1001,1110,1、列出逻辑状态表,2、由逻辑状态表写出逻辑表达式,一、1位加法器,1、半加器,94,第94页，共185页。,用组合逻辑电路实现“半加”ABCS1、列出逻辑状态,3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）,A,1,&,B,1,&,&,S,&,1,C,95,第95页，共185页。,3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）A 1&,A、B相同时为“1”，,A、B不同,时为0。, “异或”门,3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）,96,第96页，共185页。,A、B相同时为“1”， A、B不同时为0。 3、由逻辑表达,A,B,S,=1,A,B,CO,S,C,进位输出,C,&,3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）,97,第97页，共185页。,ABS=1ABCOSC进位输出C&3、由逻辑表达式画出逻辑,当多位数相加时，半加器可用于最低位求和，并给出进位数。,第二位以上的相加则会有两个待加数A,i,和B,i,，还有一个来自前面低位送来的进位数C,i-1,。这三个数相加，得出本位和数（全加和数）S,i,和进位数C,i,。这种相加就叫“全加”。,2、 全加器,1 0 1 1,1 0 0 1,+,0,1,0,1,1,0,0,1,1,A,B,C,S,全加,半加,98,第98页，共185页。,当多位数相加时，半加器可用于最低位求和，并给出进位数。2、,A,i：,被加数；B,i,：加数；C,i-1,：低位的进位；,S,i,：本位和；C,i,：进位。,2、 全加器,99,第99页，共185页。,Ai：被加数；Bi：加数；Ci-1：低位的进位；2、 全加,2、 全加器,图形符号,A,i,B,i,CO,S,i,C,i,C,i-1,CI,100,第100页，共185页。,2、 全加器图形符号AiBi COSiCiCi-1CI,也可以用两个半加器和一个或门实现。,A,n,B,n,C,n,-1,S,n,0,0,0,0,0,0,0,1,1,0,1,1,1,0,0,0,1,1,1,1,0,1,0,0,1,0,1,1,1,0,1,1,真值表,C,n,0,1,1,1,1,0,0,0,S,n,=A,n,B,n,C,n,-1,+ A,n,B,n,C,n,-1,+A,n,B,n,C,n,-,1,+A,n,B,n,C,n,-,1,+(