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Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,科通集团,http:/ to edit Master title style,Click to edit Master text styles,科通集团,http:/ to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,科通集团,http:/ Skills&,Case Analysis,-Channel Partner,内容提要,Allegro DRC,代码错误释义,Allegro PCB,设计技巧,团队协同设计（,Physical Team Design,）,设计数据的导入,/,导出,无焊盘设计,走线跨分割检查（,Segments Over Voids,）,优化（,Gloss,）,Data Tips,3D Viewer,任意角度走线,案例分析,0.65 mm BGA,带,DDR3,案例,HDI-0.5 mm BGA,盲埋孔设计案例,科通集团,comtech/,2,Allegro PCB,设计技巧,Allegro DRC,代码：,Allegro DRC,错误代码释义,.pdf,科通集团,comtech/,3,团队协同设计,(Physical Team Design),Design Partition,基于多人协作完成的,PCB,设计技术，可将一块复杂的,PCB,分成多个简单的,PCB,，通过团队合作设计，合并设计的方法，可以大大提升设计效率，缩短设计周期。,科通集团,comtech/,4,团队协同设计,(Physical Team Design),Design Partition-,Create Partitions,科通集团,comtech/,5,团队协同设计,(Physical Team Design),Design Partition-,Workflow Manager,科通集团,comtech/,6,团队协同设计,(Physical Team Design),Design Partition-,文件格式,总结,Allegro Partition,设计过程中，子设计相互独立，只能通过,Report,、,Refresh,了解其他设计进展，工程师之间必须有较好的沟通。划分区域边界不要有小缝隙，对设计重新划分区域时需要导入所有的子设计，导入导出要有周期性，设计中注意备份。,科通集团,comtech/,7,文件夹格式,Allegro,打开,设计数据的导入,/,导出,导出,Constraint,信息,科通集团,comtech/,8,Spacing Constraint Sets,Physical Constraint Sets,Electrical Constraint Sets,Cross-Section Constraint Sets,Net/Comp Properties,Extended Constraint Sets,设计数据的导入,/,导出,网表导出（第三方网表，可被其他设计文件导入）,科通集团,comtech/,9,设计数据的导入,/,导出,导出库,/,设计参数文件,科通集团,comtech/,10,颜色方案,设计数据的导入,/,导出,导出布局文件,科通集团,comtech/,11,设计数据的导入,/,导出,导出,Sub Drawing,此功能非常强大，可以完成几乎所有的可见数据的传递和复用，包括布局、布线、标注等。,科通集团,comtech/,12,设计数据的导入,/,导出,导出,Sub Drawing,科通集团,comtech/,13,推荐坐标,设计数据的导入,/,导出,导入,Sub Drawing,科通集团,comtech/,14,无焊盘设计,高密场合，如高密的,BGA,区域,HDI,小型化设计，如,0.65,的,BGA,，不想用盲埋孔来设计,高速设计要求，去除无用焊盘可以提升高速性能,Allegro,有,2,个地方可以实现无盘设计,科通集团,comtech/,15,事后行为,无焊盘设计,无盘设计的前处理模式,科通集团,comtech/,16,无焊盘设计,无盘设计优化后,科通集团,comtech/,17,无焊盘设计,无盘设计相关技术问题,单独显示孔的颜色和背景区分开,设置孔（,Hole,）到其他元素的物理和间距规则,注：,Hole,到,Cline,或者,shape,的,的距离，不能和有焊盘时一样，,设置为,45Mil,，大部分板厂不,具备这样的生产能力。,科通集团,comtech/,18,大于,8mil,才是,比较保险的值,走线跨分割检查（,Segments Over Voids,）,科通集团,comtech/,19,优化（,Gloss,）,Gloss,是为了布线后消除一些多余的过孔及把曲线拉直，会是连接部分添加泪滴焊盘，便于制造。,科通集团,comtech/,20,Data Tips,Data Tips,是为了提示用户当前所选物体的具体属性。,科通集团,comtech/,21,3D Viewer,科通集团,comtech/,22,任意角度走线,考虑材料对信号的影响,科通集团,comtech/,23,0.65 mm BGA,带,DDR3,案例,主芯片布局（双通道,Fly-By,）,科通集团,comtech/,24,0.65 mm BGA,带,DDR3,案例,主芯片,Fanout,（规则已经设置,Ok,）,科通集团,comtech/,25,0.65 mm BGA,带,DDR3,案例,滤波电容放置,科通集团,comtech/,26,其他,相同,模块,COPY,复用,即可,0.65 mm BGA,带,DDR3,案例,布线规划,首先我们把不同,Bus,高亮出来分析，左右两边对称且,黄色,和,白色,为地址、控制和命令,Bus,组，其他颜色为数据,Bus,。,科通集团,comtech/,27,0.65 mm BGA,带,DDR3,案例,布线规划,其次，来分析单通道布线黄的和白色,Bus,计划用两个布线层可以布线完；黄色靠左边，所以规划数据组（天蓝,&,绿色）可以和黄色组共一层,黄色,+,绿色,+,天蓝共一层，其余另一层,科通集团,comtech/,28,0.65 mm BGA,带,DDR3,案例,布线规划,最后考虑右边通道,从,CPU,这端考虑,科通集团,comtech/,29,0.65 mm BGA,带,DDR3,案例,布线规划,有了前面的基础，这里就很容易规划了！,黄色,+,深兰,+,紫色共一层,，其他共一层。,科通集团,comtech/,30,0.65 mm BGA,带,DDR3,案例,布线规划,总结,-,布线内层需求,科通集团,comtech/,31,0.65 mm BGA,带,DDR3,案例,布线规划,总结,-,叠层结构（,2,个布线内层）,科通集团,comtech/,32,0.65 mm BGA,带,DDR3,案例,布线注意事项,注意,Fly-By,拓扑结构,0.65 mm BGA,可以采用无盘设计，以增加布线资源,DDR,地址、控制、命令的上拉排阻可以调整,pin,，以便布线,DDR_VREF,电源的滤波电容位置,强烈建议,建立好约束规则后再布线,科通集团,comtech/,33,HDI-0.5 mm BGA,盲埋孔设计案例,HDI(High Density Interconnect,，高密度互连,),也就是通常所说的盲埋孔技术。,IPC-2315,对,HDI,的分类（按照激光孔深度）：,一阶,HDI,二阶,HDI,三阶,HDI,任意阶,HDI,（,ALIVH,）,S3C6410X 0.5mm,设计分析,科通集团,comtech/,34,HDI-0.5 mm BGA,盲埋孔设计案例,S3C6410X,普遍应用于各类,消费类产品（智能手机、,Pad,等），对此芯片的,PCB,设计无疑是对,PCB,设计工程师的挑战。,一阶盲孔设计为例,定义盲埋孔,科通集团,comtech/,35,HDI-0.5 mm BGA,盲埋孔设计案例,设置盲埋孔,科通集团,comtech/,36,HDI-0.5 mm BGA,盲埋孔设计案例,设置盲埋孔,把设置好的,Stackup_Bbvia_Via,规则分配给相应的,Net,科通集团,comtech/,37,HDI-0.5 mm BGA,盲埋孔设计案例,Fanout,科通集团,comtech/,38,HDI-0.5 mm BGA,盲埋孔设计案例,注意事项,线宽,/,间距,3.5/3.5,焊盘,0.23mm,，保证表层能出线,BGA,盲孔的线,(,除,GND,、,PWR),在,02,层引出来，设计难点就解决了,科通集团,comtech/,39,Q&A,Q&A,Summary,40,P,40,科通集团,comtech/,Thank you!,Oct 17,，,2019,By:Ausben Du,ausbenducomtech,42,谢谢！,
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