FPGA／CPLD结构与应用

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,EDA,技术讲义,2.3 CPLD,结构与工作原理,MAX7000S,系列的结构,:,含,LAB,Microcells,E,-PT,PIA,IOC,其他控制线如时钟,OE,等,(1)逻辑阵列块(,LAB),输入信号有,36PIA,+,全局信号,+,IO,引脚直接输入通道,(2)宏单元,LAB,是最大的逻辑单元,.,1LAB,由,16,个宏单元组成,分两组,每组,8,个,形成,2,个出借,/,借用并联扩展项的链,.,每个宏单元与各自对应的,I/O,控制块相连,.,4,个,LAB,通过,PIA,和全局总线连接,.,全局总线,由所有的专用输入,I/O,引脚,宏单元反馈构成,.,每个,LAB,的输入信号,:,来自,PIA,的,36,路通用逻辑输入,;,用于寄存器辅助功能的全局控制信号,;,从,I/O,引脚到寄存器的直接输入通道,.,MAX7000,系列单个宏单元,:,宏单元,由逻辑阵列,PT,选择矩阵,可编程触发器构成,.,每个宏单元提供,5,个,PT,其中,1PT,可馈入逻辑阵列,.,5,个乘积项,:,逻辑函数,辅助输入,(,clear,reset,clk,clock enable)1,个乘积项,:,反馈,;,可编程触发器,可编程触发器,可编程为,D,T,JK,RS,触发器,有,3,种时钟控制方式,:,全局时钟,带高电平的全局时钟,来自乘积项的时钟,.,2.3 CPLD,结构与工作原理,(3)扩展乘积项,图,2-28,共享扩展乘积项结构,16,个,自身反相,后做,扩展项,图,2-29,并联扩展项馈送方式,上个宏单元或门输出,送,下个宏单元或门输入,结果再,送,下个宏单元或门输出,实现,15,个与门之或,.,3,级,15,个与项扩展,共,20,个 与项,(,8,输入与门,),1LAB,由,16,个宏单元组成,每组,8,个,形成,2,个出借,/,借用并联扩展项的,链,.,最小编号,的宏单元仅能出借,最大编号,的宏单元仅能借用,.,宏单元中不用的,PT,可分配给邻近的宏单元,.,2.3 CPLD,结构与工作原理,(4)可编程连线阵列,:,固定延时特性,不同的,LAB,通过在,可编程连线阵列(,PIA),上布线，以相互连接构成所需的逻辑。,图,2-30 PIA,信号布线到,LAB,的方式,(,5)I/O,控制块,工作方式,:,输入,输出,双向,组成,:,三态门,+,使能控制电路,(,由,OE1/OE2,之一控制,或,接,GND,VCC,),可使,I/O,引脚,单独配置成输入,/,输出或双向工作方式,.,每个,IOC,由,8-16,个三态门和使能控制电路组成,.,I/O,引脚的三态输出缓冲器,.,(,5)I/O,控制块,图,2-31 EPM7128S,器件的,I/O,控制块,EPM7128S,器件的,I/O,控制块有,6,个全局输出使能信号,.,(,6),时间特性,IOB,IR,IR,CLB,IR,IR,IR,IR,IR,IR,CLB,CLB,IR,IR,IR,IR,IR,IR,IR,IR,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,CLB,CLB,CLB,CLB,CLB,CLB,FPGA,的基本结构图,可编程逻辑块,可编程,I/O,模块,可编程互连资源,加载配置数据存储在片外,EPROM,用户控制加载过程即现场编程,.,FPGA:,内部互连结构由多种不同长度的连线资源组成,每次布线的延迟可不同,属统计型结构,。,逻辑单元主体为由静态存储器,(SRAM),构成的函数发生器,即查找表。,通过查找表可实现逻辑函数功能,采用,SRAM,工艺。,主要有,:,可编程逻辑块,CLB,+,I/O,模块,+,可编程互连资源,+SRAM,2.4,FPGA,的基本原理,一个,N,输入查找表,(,LUT，Look Up Table),可以实现,N,个输入变量的任何逻辑功能，如,N,输入,“,与,”,、,N,输入,“,异或,”,等。,输入多于,N,个的函数、方程必须分开用几个查找表（,LUT）,实现,什么是查找表?,2.4.1 FPGA,结构与工作原理,(XC4000,为例,),1,查找表,实际逻辑电路,LUT,的实现方式,a,b,c,d,输入,逻辑输出,地址,RAM,中存储的内容,0000,0,0000,0,0001,0,0001,0,.,0,.,0,1111,1,1111,1,基于查找表结构的,FPGA,逻辑实现原理,A,B,C,D,由,FPGA,芯片的管脚输入后进入可编程连线，然后作为地址线连到,LUT，LUT,中已事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。,1,查找表,图,2-33 FPGA,查找表单元内部结构,基于,LUT,的,FPGA,逻辑单元（,LE）,内部结构,XC4000,系列,CLB,基本结构图,G4,G3,G2,G1,G1G4,逻辑,函数,G,G,DIN,F,G,H,H1 DIN S/R EC,YQ,Y,S/R,控制,ID S,D,CI,EC R,D,Q,1,H1,G,F,9,个,变量,H,F1F4,F,F4,F1,F2,F3,F,DIN,F,G,H,S/R,控制,ID S,D,CI,EC R,D,Q,1,H,G,H,H,F,X,CP,时钟,信号变换电路,C1 C2 C3 C4,XQ,2,、可编程逻辑块（,CLB,）,4,选,1,数据选择器,触发器,置位,复位,逻辑函数发生器,G F H,2,、,可编程逻辑块（,CLB,）,1CLB=,3,逻辑函数发生器,+,2,触发器,+,数据选择器,+,信号变换,F,、,G,为查表结构,G,、,F=,四个输入变量，独立,，,H=,三输入变量，,可实现,9,变量组合逻辑函数。,G,、,F,、,H,输出可,编程,连到,CLB,内部触发器、或连到,CLB,的输出端,X,、,Y,。,2,个,D,触发器，有公共的时钟和时钟使能输入端。,R/S,分别对触发器异步置位,/,复位。,DFF,可配置成上升沿、下降沿触发。,DFF,输入可从,F,、,G,、,H,或,DIN,这,4,中选一。,D,FF,的输出,XQ,和,YQ,。,MUX,（,4,选,1,、,2,选,1,等）,选择,D,FF,输入信号、时钟有效边沿、,时钟使能信号、输出信号。地址控制信号可编程。,XC4000,系列,IOB,基本结构图,1D,延时,C1,触发,锁存器,MUX,MUX,1D,C1,触发器,Q,MUX,输出,缓冲器,输入,缓冲器,V,CC,I/O,上拉,/,下拉,电阻,摆率,控制,输入时钟,OE,I,1,I,2,输,出,输出,时钟,连,至,CLB,3,、输入,/,输出模块（,IOB,）,3,、输入,/,输出模块（,IOB,）,由输入触发器、输入缓冲器、输出触发,/,锁存器、输出缓冲器组成。每个,IOB,控制一个引脚，可配置为输入、输出、双向,I/O,功能。,输入,输入信号送到输入缓冲器。缓冲器的输出分为两路：,1,）,直接经,MUX,送到输出缓冲器,；,2,）,经延时几纳秒送到输入,DFF,，再送到,MUX,。通过编程给,MUX,不同的控制信息，确定送到,CLB,阵列的,I1,和,I2,是来自输入缓冲器，还是来自,DFF,。,DFF,通过编程是边沿、电平触发，上升沿、下降沿有效，配有独立的时钟。,输出,CLB,阵列的,OUT,也有两条途径，,1,）直接经,MUX,送到输出缓冲器；,2,）存入输出,DFF,，再送到输出缓冲器。,DFF,有独立的时钟，可任选触发边沿。输出缓冲器受,CLB,送来的,OE,信号控制，使输出引脚有高阻态，还受转换速率（摆率）控制，使它可高速、低速运行。,IOB,输出有两只,MOS,管，栅极可编程，使,MOS,管导通或截止，经上拉电阻（下拉电阻）接通,VCC,、,GND,、不接通，改善输出波形和负载能力。,单长线结构框图,开关,矩阵,开关,矩阵,开关,矩阵,开关,矩阵,F4 C4 G4 YQ,G1,C1,K,F1,X,XQ F2 C2 G2,Y,G3,C3,F3,CLB,CLB,CLB,CLB,双长线结构框图,CLB,开关,矩阵,夹在,CLB,之间的,4,条垂直和水平金属线段。其长度是单长线的两倍,双长线可使两个相隔（非相邻）的,CLB,连接起来,贯穿于,CLB,之间的,8,条垂直和水平金属线段,是输入和输出分别接至相邻的单长线,可与开关矩阵相连。,可,控制开关矩阵,将某个,CLB,与其他,CLB,或,IOB,连在一起,4,、可编程互联资源,PIR,由金属线段构成，带可编程开关，通过自动布线实现电路互连，实现,CLB,和,CLB,之间，,CLB,和,IOB,之间的连接。,XC4000,采用分段互连结构，分为单长线、双长线、长线。,长线结构框图,F4 C4 G4 YQ,XQ F2 C2 G2,Y,G3,C3,F3,G1,C1,K,F1,X,CLB,专用长线,专用长线,连接不经过可编程开关矩阵，而直接贯穿整个芯片,主要用于高扇出、关键信号的传播,4,、可编程互联资源（,PIR,）,PIR,由许多金属线段构成，,金属线段带有可编程开关，通过自动布线实现各种电路的连接，实现,FPGA,内部的,CLB,和,CLB,之间，,CLB,和,IOB,之间的连接。,XC4000,采用分段互连资源结构，分为单长线、双长线、长线三种。,单长线,贯穿于,CLB,之间的,8,条垂直和水平金属线段，其交叉点处是输入和输出分别接至相邻的单长线，可与开关矩阵相连。通过编程，可,控制开关矩阵,将某个,CLB,与其他,CLB,或,IOB,连在一起。,双长线,是夹在,CLB,之间的,4,条垂直和水平金属线段。其长度是单长线的两倍。要穿过,CLB,之后，这些金属线段在与可编程开关矩阵相连。双长线可使两个相隔（非相邻）的,CLB,连接起来。可编程开关矩阵的连线点上有,6,个选通晶体管，进入开关矩阵的信号，可于任何方向的单或双长线互连。,长线,其,连接不经过可编程开关矩阵，而直接贯穿整个芯片。,因长线连接信号延时时间小，主要用于高扇出、关键信号的传播。每条长线中间有可编程分离开关，使长线分成两条独立的连线通路，每条连线只有阵列的宽度或高度的一半。,CLB,的输入可以由邻的任一长线驱动，输出可通过三态缓冲器驱动长线。,2.4.2 FLEX10K,系列器件,图,2-34 FLEX 10K,内部结构,.,.,.,IOC,IOC,IOC,IOC,.,.,.,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,逻辑单元,.,.,.,IOC,IOC,.,.,.,IOC,IOC,IOC,IOC,.,.,.,快速通道互,连,逻辑阵列块(,LAB,),IOC,IOC,.,.,.,连续布线和分段布线的比较,连续布线=每次设计重复的可预测性和高性能,连续布线(,Altera,基于查找表（,LUT）,的,FPGA,),LAB,LE,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,FLEX 10K,系列,FPGA,结构图,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,.,.,.,IOC,IOC,EAB,EAB,嵌入式,阵列块,(1)逻辑单元,LE,图,2-35 LE(LC),结构图,数据1,Lab,控制,3,LE,输出,进位链,级联链,查找表(,LUT),清零和,预置逻辑,时钟选择,进位输入,级联输入,进位输出,级联输出,Lab,控制 1,CLRN,D,Q,数据2,数据,3,数据,4,Lab,控制,2,Lab,控制,4,(1)逻辑单元,LE,图,2-36,进位链连通,LAB,中的所有,LE,快速加法器,比较器和计数器,DFF,进位输入,(,来