第8章可编程逻辑器件10

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,(8-,*,),(8-1),实验,十,十一,:,多功,能,能数,字,字钟,的,的设,计,计,课时,：,：,4,课时,（,（其,中,中,2,课时,为,为设,计,计准,备,备）,最好,先,先把,HDL,语言,仿,仿真,好,好。,实验,内,内容,：,：多功,能,能数,字,字钟,a,）计,数,数显,示,示功,能,能,分、,秒,秒：,60,进制,，,，二,位,位数,码,码管,显,显示,（,（十,进,进制,）,）；,时：,24,进制,，,，二,位,位数,码,码管,显,显示,（,（十,进,进制,）,）。,b,）具,有,有清,零,零功,能,能,复位,键,键按,下,下，,系,系统,复,复位,，,，显,示,示皆,为,为,0,。,c,）校,时,时功,能,能,时校,准,准键,：,：小,时,时递,增,增循,环,环；,分校,准,准键,：,：分,钟,钟递,增,增循,环,环；,秒校,准,准键,：,：秒,递,递增,循,循环,。,。,(8-2),Qs0,Qs3,Qs7,Qs4,先模,10*,模,10,Qm0,Qm3,Qm7,Qm4,先模,10*,模,10,然后,接,接成,24,进制,Qh0,Qh3,Qh7,Qh4,然后,接,接成,60,进制,然后,接,接成,60,进制,先模,10*,模,10,时校准键,（小时递增循环）,分校准键,（分钟递增循环）,秒校准键,（秒递增循环）,复位键,（系统复位显示皆为,0,）,reset,reset,reset,cp,cp,cp,co,co,co,1Hz,(8-3),1Hz,时钟,频率显示,频率设置,(8-4),第,8,章,可编,程,程逻,辑,辑器,件,件,8,.,1,可编,程,程逻,辑,辑器,件,件基,本,本结,构,构,8,.,2,简单,可,可编,程,程逻,辑,辑器,件,件（,SPLD,）,8,.,3,复杂,可,可编,程,程逻,辑,辑器,件,件（,CPLD,）,8,.,4,现场,可,可编,程,程门,阵,阵列,（,（,FPGA,）器,件,件,8,.,5,可编程逻,辑,辑器件的,开,开发,(8-5),引言,主要缺点,:,设计一个,数,数字系统,往,往往要用,大,大量器件,，,，逻辑规,模,模小、功,耗,耗大、可,靠,靠性低。,可编程逻,辑,辑器件（,PLD,）,:,可编程逻,辑,辑器件分,类,类（按基,本,本结构）,：,：,主要优点,：,：逻辑规,模,模大，用,一,一片可编,程,程逻辑器,件,件就可实,现,现一个数,字,字系统；,体,体积小、,功,功耗低、,可,可靠性高,。,。,“,与,或,”,阵列结构,查找表结,构,构。,传统数字,系,系统,:,TTL,和,CMOS,中小规模,集,集成电路,(8-6),8.1.1,“,与,-,或,”,阵列结构,8,.,1,可编程逻,辑,辑器件基,本,本结构,“,与,或,”,阵列结构,“,输入电路,”,省略画法,“,与阵列,”,省略画法,两条导线,相,相连接（,可,可编程单,元,元）,两条导线,固,固定连接,空,两,两条导线,没,没连接,逻辑映象,图,图：用,“,”,、,“,”,等符号表,示,示的阵列,图,图,“,或阵列,”,省略画法,(8-7),例,8.1,全加器的逻,辑,辑映象图,(8-8),输出电路完成：,直接（组合,逻,逻辑电路）,；,；,三态输出；,寄存输出；,输出信号反,馈,馈（时序逻,辑,辑电路）。,选择器,三态门,(8-9),带公共控制输,入,入的输出电路,带异步控制输,入,入的输出电路,(8-10),例,8.2,模,6,同步计数器,(8-11),例,8.3,十进制异步,计,计数器,(8-12),8.1.2,查找表结构,RAM,存储器：预,先,先加载要实,现,现的逻辑函,数,数真值表,查找表结构,（,（,Look-Up-Table,LUT),：,逻辑输入：,存,存储器的输,入,入地址；,逻辑输出：,存,存储内容。,查找表（,RAM,数据表）,用存储逻辑,的,的存储单元,来,来实现逻辑,运,运算。,逻辑真值表,(8-13),例,8,6,已知同步二,十进制加,法,法计数器状,态,态转移图如,下,下所示，试,画,画出用查找,表,表结构实现,的,的逻辑结构,图,图,(8-14),(8-15),(8-16),(8-17),8.1.3,可编程逻辑,器,器件编程技,术,术,常用编程技,术,术：,可编程逻辑,器,器件从编程,技,技术上一般,分,分为两类，,一,一类是一次,性,性编程，另,一,一类是可多,次,次编程。在,数,数字系统的,研,研制、开发,和,和实验阶段,，,，一般使用,可,可多次编程,器,器件。,（,1,）熔丝编程,和,和反熔丝编,程,程技术属于,一,一次性可编,程,程器件，编,程,程后不能再,重,重复编程和,修,修改。相当,于,于内存的,PROM,(8-18),（,2,）浮栅编程,技,技术,:,紫外线擦除,、,、电编程的,EPROM;,电擦除、电,编,编程的,EEPROM;,快闪存储器,（,（,FlashMemory,）。,特点：在断,电,电时，存储,的,的数据不会,丢,丢失，编程,数,数据可长期,保,保存或多次,修,修改。,（,3,）在系统编,程,程（,ISPIn System Programmable,）技术,:,电源泵与编,程,程控制电路,+,浮栅编程技,术,术,优点,:,不需要外配,编,编程器，可,直,直接对印制,电,电路板上的,在,在系统可编,程,程逻辑器件,进,进行编程。,（,4,）,JTAG,（,Joint Test Action Group,）编程技,术,术,:,可对内置,JTAG,边界扫描,测,测试电路,的,的可编程,逻,逻辑器件,进,进行直接,下,下载编程,。,。,标准的,JTAG,接口是,4,线：,TMS,、,TCK,、,TDI,、,TDO,分别为模,式,式选择、,时,时钟、数,据,据输入和,数,数据输出,线,线。,8.2,简单可编程逻辑器件,简单可编,程,程逻辑器,件,件,SPLD,按历史发,展,展分为：,PAL,可编程阵,列,列逻辑,GAL,通用阵列,逻,逻辑,PAL,PAL,Programmable ArrayLogic,器件是,20,世纪,70,年代末期,出,出现的一,种,种低密度,、,、一次性,可,可编程逻,辑,辑器件。,它,它是第一,个,个具有典,型,型实际意,义,义的可编,程,程逻辑器,件,件（,PLD,）。,8.2,简单可编程逻辑器件,与阵列,可编程；,或阵列,固定；,输出电路,固定 。,PAL,的结构,I,2,可编程,与,阵列,固定,或,阵列,I,1,I,0,&,1,&,&,&,&,&,1,1,输出,反馈,输出反馈单元,反馈输入,O,2,O,1,O,0,目前已经,较,较少使用,了,了,一次性编,程,程，规模,较,较小。,(8-21),GAL,器件,PAL,器件,与,PAL,相比：,1,）采用了,“,“与,输出逻辑,宏,宏单元”,结,结构形式,。,。,Output LogicMacro Cell(OLMC),2),采用,EEPROM,的浮栅技,术,术：使,GAL,器件具有,可,可擦除、,可,可重新编,程,程、数据,可,可长期保,存,存和可重,新,新组合结,构,构的特点,。,。,8.2.2GAL,器件的基,本,本结构,通用阵列,逻,逻辑,GAL,器件是继,PAL,器件之后,，,，,20,世纪,80,年代中期,推,推出的一,种,种低密度,可,可编程逻,辑,辑器件。,(8-22),8.2.3,典型,GAL,器件,GAL16V8,(8-23),8.3,复杂可编,程,程逻辑器,件,件（,CPLD,）,可编程阵,列,列逻辑,PAL,：,一次性可,编,编程（,PROM,）；与或,阵,阵列；简,单,单输出电,路,路,通用阵列,逻,逻辑,GAL,：,多次可编,程,程（,EEPROM,）；与阵,列,列；输出,宏,宏单元,复杂可编,程,程逻辑器,件,件（,CPLD,）：,在线多次,可,可编程（,电,电源泵与,编,编程控制,电,电路，,EEPROM,或,Flash Memory,）；,更复杂结,构,构（相当,于,于多个,PAL,）,断电后，编程内容不会丢失,(8-24),8.3.1CPLD,概述,总体结构,（,（,三部分）,：,逻辑块；,可编程互,连,连通道；,I/O,块,1,）逻辑块,：,：,类似于一,个,个小规模,PLD,；,包含,多,个宏单元,宏单元：,由,由乘积项,阵,阵列、乘,积,积项分配,和,和可编程,寄,寄存器构,成,成,2,）可编程,互,互连通道,：,：,逻辑块、,宏,宏单元、,输,输入,/,输,出引脚间,的,的互连网,络,络。,3,）,I/O,块：,内部逻辑,到,到器件,I/O,引脚之间,的,的接口,(8-25),8.3.2,可编程互,连,连阵列结,构,构,CPLD,Altera,公司生产,的,的,MAX7000S,系,列,列,器,器,件,件,属,属,于,于多,阵,阵,列,列,矩,矩,阵,阵结,构,构,构,成,成,：,：,逻,辑,辑,阵,阵,列,列,块,块,LAB(LogicArrayBlock),宏,单,单,元,元,I/O,控,制,制,块,块,可,编,编,程,程,互,互,连,连,阵,阵,列,列,PIA,多,阵,阵,列,列,矩,矩,阵,阵,MultipleArrayMatrix,MAX,(8-26),8.4,现,场,场,可,可,编,编,程,程,门,门,阵,阵,列,列,（,（,FPGA,）,器,器,件,件,8.4.1,概,述,述,FPGA,的,电,电,路,路,结,结,构,构,主,主,要,要,是,是,基,基,于,于,SRAM(StaticRAM),工,艺,艺,的,的,查,查,找,找,表,表,结,结,构,构,。,。,分,段,段,互,互,连,连,：,：,连续互,连,连；,密度小,，,，结构,灵,灵活度,低,低，,延时可,预,预计,特点：,内,内部有,不,不同长,度,度的连,线,线，连,线,线之间,通,通过可,编,编程开,关,关矩阵,互,互连。,优点：,集,集成度,大,大，结,构,构灵活,。,。,缺点：,连,连线延,时,时无法,预,预先估,计,计。,特点：,内,内部有,等,等长度,的,的连线,。,。,优点：,线,线路延,时,时固定,，,，易消,除,除竞争,冒,冒险。,(8-27),8.4.2,连续互,连,连型,FPGA,器件,FLEX10K,系列,EPF10K10,器件结,构,构,嵌入阵,列,列块,EAB,：,RAM/ROM,和输入,、,、输出,寄,寄存器,构,构成。,为,为用作,为,为复杂,的,的逻辑,功,功能查,找,找表。,逻辑阵,列,列块,LAB,：,由,8,个逻辑,单,单元,LE,构成。,逻辑单,元,元,LE,：,每个,LE,含有一,个,个提供,4,输入组,合,合逻辑,函,函数的,查,查找表,，,，以及,一,一个能,提,提供时,序,序逻辑,能,能力的,可,可编程,寄,寄存器,。,。,I/O,单元,IOE,行列,快,快速,互,互连,通,通道,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,CLB,FPGA,器件,基,基本,结,结构,可编程开关矩阵,可编程,I/O,模块,IOB,可编程互连资源,PI,可配置逻辑模块,CLB,8.4,现场可编程门阵列器件,8.4.3,结构,1:,分段,互,互连,型,型,特点,：,：内,部,部有,不,不同,长,长度,的,的连,线,线，,连,连线,之,之间,通,通过,可,可编,程,程开,关,关矩,阵,阵互,连,连。,优点,：,：集,成,成度,大,大，,结,结构,灵,灵活,。,。,缺点,：,：连,线,线延,时,时无,法,法预,先,先估,计,计。,(8-29),8.4.4FPGA,器件,特,特点,复杂,可,可编,程,程逻,辑,辑器,件,件（,CPLD,）：,采用在线,多,多次可编,程,程（电源,泵,泵与编程,控,控制电路,，,，,EEPROM,或,Flash Memory,）。,断电后，,编,编程内容,不,不会丢失,现场可编,程,程门阵列,（,（,FPGA,）,采用,SRAM,技术。使,用,用,FPGA,器件时，,需,需要外存,储,储器存放,编,编程数据,，,，配置完,成,成后，,FPGA,器件才可,完,完成逻辑,功,功能。,断电后，,FPGA,器件中的,配,配置数据,自,自动丢失, CPLD,器件采用,“,与,或,”,逻辑阵列,结,结构，而,FPGA,的电路结,构,构主要是,基,基于,SRAM,工艺的查,找,找表结构,。,。, FPGA,的集成度,比,比,CPLD,高。,FPGA,器件提供,了,了丰富的,I/O,端数和触,发,发器，它,适,适合于复,杂,杂时序逻,辑,辑设计，,而,而,CPLD,则适合于,触,触发器有,限,限而乘积,项,项较多的,复,复杂组合,逻,逻辑设计,。,。, CPLD,通过修改,具,具有固定,内,内部连线,电,电路的逻,辑,辑功能来,编,编程，而,FPGA,主要是,通,通过改,变,变内部,电,电路布,线,线来编,程,程，因,而,而,FPGA,器件结,构,构最为,灵,灵活。,一般情,况,况下，,CPLD,的功耗,要,要比,FPGA,大，且,集,集成度,越,越高越,明,明显。, CPLD,具有加,密,密性能,，,，而,FPGA,不可加,密,密。,CPLD,与,FPGA,的其它,区,区别：,(8-30),8.5,可编程,逻,逻辑器,件,件的开,发,发,8.5.1PLD,设计流,程,程,原理图,输,输入方,式,式,HDL,输入方,式,式,混合输,入,入方式,波形输,入,入,选择设,计,计方案,选择器,件,件类型,和,和型号,设计分,析,析,设计输,入,入,设计处,理,理,器件编,程,程,器件测,试,试,功能仿真,设计输,入,入编译,优化,/,综合,逻辑适,配,配,/,分割,布局,/,布线,针对器,件,件型号,时序仿真,编程数,据,据下载,到,到,CPLD,或,FPGA,中,功能,参数性,能,能,(8-31),8.5.2PLD,编程与,配,配置,1,、根据,计,计算机,端,端口分,类,类,（,1,）串口,下,下载,（,2,）并口,下,下载,（,3,）,USB,口下载,(8-32),2,、根据,PLD,工艺分,类,类,CPLD,：,采用的,工,工艺是,EPROM,，,EEPROM,或,FlashMemory,（是非,失,失性的,）,）,将编程,数,数据直,接,接下载,到,到器件,中,中即可,FPGA,：,采用的,工,工艺是,SRAM,技术，,配,配置数,据,据放在,SRAM,中（是,易,易失性,的,的）,。,。,（,1,）通过,计,计算机,将,将配置,数,数据下,载,载到器,件,件中（即,FPGA,中的,SRAM,）,每次使用，,均,均要进行一,次,次下载；,适用于调试,；,；不能用于,应,应用现场；,（,2,）通过外存,储,储器存放编,程,程数据,外存储器应,是,是非失性的,（,（,EPROM,，,EEPROM,或,FlashMemory,）；,系统加电时,，,，,FPGA,从外存储器,调,调入配置数,据,据；,用于应用现,场,场。,(8-33),作业：,P374,：,8-8,8-16,8-22,(8-34),实验十三,存,存储器,应,应用,乘法器的设,计,计,课时：,2,课时,实验内容：,九九乘法,a,）按键输入,乘,乘数,A,和被乘数,B,，并把值,(09),显示在数码,管,管上；,b,）乘积,C,显示：,2,位数码管（,十,十进制）；,c,）用存储器,内,内容编辑器,编,编辑,ROM,数据，使之,满,满足九九乘,法,法表的要求,。,。,0-9,(,用,4,位,),0-9,(,用,4,位,),用,8,位,),地址线,:8,位,数据线,:8,位,(8-35),实验书中,32,页,存储器内容,编,编辑器,In-SystemMemory ContentEditor,(8-36),(8-37),实验十四,用状态机设,计,计,ADC TLC1196,的采样控制,电,电路,课时：,4,课时（其中,2,课时为设计,准,准备）,实验内容：,a,）以约,100KSPS,的采样率，连续对直流电压,进,进行,AD,转换，将串,行,行结果转换,成,成并行，显,示,示在数码管,上,上，测量三个电压点，分,析,析,ADC,精度。,b,）输入信号,为,为,100Hz,、幅度约,4.5V,的正极性正,弦,弦信号，用,SignalTapII,逻辑分析仪,分,分析转换结,果,果。,用模式,3,a),固定电平：,使,使用实验箱,ADC,输入模块中,的,的,0 5V,直流信号,b),正弦信号可,用,用,DDS,信号源产生,的,的正极性信,号,号。,(8-38),模式,3,ADC,输入：允许输入,05V,的信号。,(8-39),P.9,ADC,用,LTC1196,片选,CS,：,PIO26,，低,电,电平,有,有效,；,；,时钟,信,信号,CLK,：,PIO25,；,串行,转,转换,输,输出,:,PIO24,模式,3,注意,:,使用,LTC1196,时，,PIO1623,及,PIO14,只能,作,作为,输,输入,端,端口,。,。,编程时，分配引脚要用到,(8-40),CS,为片,选,选信,号,号（,低,低有,效,效）,：,：,CS,低电,平,平后,，,，约,经,经过,2.5,个,CLK,开始,输,输出,转,转换,结,结果,的,的最,高,高位,；,；,CS,的下,降,降沿,离,离上,一,一个,CLK,上升,沿,沿至,少,少,13ns,；,CS,的下,降,降沿,离,离下,一,一个,CLK,上升,沿,沿至,少,少,26ns,（建,立,立时,间,间）,；,；,约,2.5,个,CLK,8,个,CLK,（,AD,的,8,个转,换,换数,据,据）,大于,1,个,CLK,13ns,26ns,时钟,频,频率,f,CLK,不高,于,于,12MHz,AD,数据,转,转换,（,（串,行,行）,：,：,单次,转,转换,不,不少,于,于,12,个,CLK,，因,此,此最,高,高采,样,样率,1MSPS,转换,的,的数,据,据,=(255*Vin)/5V,(8-41),根据,TLC1196,的时,序,序要,求,求，,将,将每,次,次转,换,换划,分,分为,5,个,状,状,态,态,ST0:TLC1196,初始化,ST1: TLC1196,启动转,换,换,CS,变低,ST2:,第三个,CLK,下沿读,取,取,B7,ST3: CLK,下沿读,取,取,B6-B0,ST4:,串并转,换,换,本设计,采样率,100KSPS,时钟频,率,率,f,CLK,取, 1. 2MHz,需将串,行,行数据,转,转换成,并,并行数,据,据,