现代微机结构微机总线

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第三节 总线仲裁技术,应用于多机系统中, 对系统总线 共享资源的分时使用。,总线仲裁的最初形式:,CPU,与,DMAC,之间,一、总线仲裁的方式,1、链式仲裁,(一,),集中仲裁方式,总线控制逻辑集中在某一控制部件中。,每一个连接在总线上的设备有相应的逻辑, 能够产生请求信号, 在获准使用总线的情况下能够接收允许信号。,多个设备的请求和允许信号串行发送和接收。,原理如下图所示:,总线,系统控制逻辑,主控设备,1,主控设备,2,主控设备,n,请求,请求,请求,允许,允许,允许,仲裁过程:,(1) “请求”信号逐级传递, 直到系统控制逻辑;,(2) “允许”信号逐级传递, 直到提出请求的设备;,(3) 未提出请求的设备将,“,允许”信号传递到下一级, 提出“请求”的设备不再将“允许”信号后传;,(4) 提出请求并收到“允许”信号的设备占有总线。,链式仲裁机制:,优点:,线路简单;,速度慢;,先请求者优先, 并占有总线;,多个设备同时请求时, 逻辑上越靠近总线系统控制逻辑的设备, 优先级越高, 并占有总线。,缺点:,对电路故障很敏感;,优先级固定, 低优先级设备可能较长时间不能占有总线(如高优先级设备频繁请求)。,应用场合:,小系统,2、改进的链式仲裁,请求信号不再串行传递, 允许信号仍然串行。,增加反映总线当前状态的信号线“总线忙”。,原理如下图所示:,总线,系统控制逻辑,主控设备,1,主控设备,2,主控设备,n,请求,总线“忙”,允许,允许,允许,仲裁线路过程：,(2) 任何设备的“请求” 直接送到系统控制逻辑;,(3) “允许”信号逐级传递, 直到提出请求的设备;,(4) 未提出请求的设备传递“允许”信号到下一级, 提出“请求”的设备不再将“允许”信号后传。,(5) 提出请求并收到“允许”信号的设备占有总线;,并置“总线忙”有效。,(1) 设备提出“请求”的前提是“总线忙”无效。,(也可采用系统控制逻辑发出“允许”信号的前提是“总线忙”无效。),优缺点: 与链式仲裁相似。,3、计数查询方式,基本原理,:,为每一个主设备分配一个地址号, 一个主设备接口中具有一个地址号识别电路。,系统控制逻辑中设置一计数器, 一旦收到请求信号, 该计数器开始计数, 直到计数值等于提出请求的设备的设备号为止。,原理如下图所示:,主设备分配有一地址号, 比如,m,1,、m,2,、 m,n,系统控制逻辑收到请求且总线“忙”无效, 计数器开始计数;,计数器将每一计数值通过设备地址线送往各设备, 设备将该计数值与自身的设备号进行比较;,主控设备,1,主控设备,2,主控设备,n,请求,系统控制逻辑,计数器,.,设备地址线,总线“忙”,直到某一次的计数值与提出请求的设备的设备号相等, 该设备置总线“忙”有效, 计数器停止计数, 该设备占有总线。,优先级的确定：,(1) 如果计数器从“0”开始作加“1”计数,(2) 如果计数器从最大值开始作减“1”计数,(3) 计数器从上一次中断值开始计数,则设备号越小, 优先级越高;,则设备号越大, 优先级越高;,则为动态优先级。,还可以设置其他不同的计数方式，可很容易改变设备优先级,4、并行仲裁方式(独立请求方式),请求与允许信号相互独立。,原理如下图所示：,“请求”信号与“允许”信号直接送到总线系统控制逻辑, 无需逐级传递, 速度快。,总线,系统控制逻辑,主设备1,主设备2,主设备,n,请求1,总线“忙”,允许1,请求2,允许2,.,.,请求,n,允许,n,如何决定优先级:,(1),系统控制逻辑内置的优先权算法;,(2) 系统控制逻辑内置硬件优先权排队电路。, 一种,硬件优先权排队电路的实现方法,编码器简介(以8:3编码器为例),8:3,编,码,器,I,1,I,2,I,3,I,4,I,5,I,6,I,7,I,0,O,1,O,2,O,0,I,7,I,6,I,5,I,4,I,3,I,2,I,1,I,0,O,2,O,1,O,0,0 0 0 0 0 0 0,1,0 0 0,0 0 0 0 0 0,1,0,0 0 1,0 0 0 0 0,1,0 0,0 1 0,0 0 0 0,1,0 0 0,0 1 1,0 0 0,1,0 0 0 0,1 0 0,0 0,1,0 0 0 0 0,1 0 1,0,1,0 0 0 0 0 0,1 1 0,1,0 0 0 0 0 0 0,1 1 1,当有多个输入同时为1时, 输出对应输入值最大的编码。,比如:,I,5,I,4,I,3,同时为1, 则输出101。,硬件排队电路构成,将所有主设备请求信号连接到编码器输入端, 从而把请求信号转换成大小不同的编码值。将高优先级设备的请求连接到更大编码值对应的输入;,将编码器输出作为一个3:8译码器输入, 用译码器输出信号作为“允许”信号。,电路原理图如下:,8:3,编,码,器,请求,1,请求,2,请求,3,请求,4,请求,5,请求,6,请求,7,请求0,O1,O2,O0,I1,I2,I3,I4,I5,I6,I7,I0,3:8,译,码,器,允许0,允许1,允许2,允许3,允许4,允许5,允许6,允许7,000,001,010,011,100,101,110,111,假设: 按设备号高则优先级高的设计。,当多个设备同时请求, 比如设备3、设备4、设备5, 则,I,3,I,4,I,5,同时为1, 则输出101, 译码器只输出允许信号“允许5”, 则设备5占有总线。,(二,),分布式仲裁方式,判优硬件分布在各个总线主设备中，基本原理：,为每一个主设备分配一个优先权编码, 每一主设备设置有一个判优器。,主设备提出请求时, 将优先权编码送往判优器, 同时将该编码送往一个公共的比较器与其它请求设备的优先权编码进行比较。,1、优先权编码法,电路原理图如下:,主设备1,主设备2,主设备,n,.,总线忙,总线请求,优先权编码比较电路,分布式,判优器,允许1,编码,AP1,分布式,判优器,允许2,编码,AP2,分布式,判优器,允许,n,编码,APn,.,仲裁过程：,请求设备将设备优先权编码送到自身的,分布式判优器, 再通过判优器送到,优先权编码比较电路, 该电路对收到的所有优先权编码进行比较, 并产生结果,AP (AP,为收到的优先权编码中最大的优先权编码,)。,提出请求设备的判优器读回比较结果,AP, 并与自身优先权编码,APi,比较:,如果,APi = AP,则该判优器产生“允许”信号, 对应设备占有总线。,如果,APi AP,则该判优器不产生“允许”信号, 对应设备不能占有总线。,2、令牌环优先级仲裁方式,基本原理与令牌环网络协议类似。,为总线主控设备分配令牌，提出总线请求且持有令牌的主控设备可以占有总线。,令牌持有者(某主控设备)在完成数据传送以后, 将令牌发送给下一个主控设备, 若该设备有总线请求, 则占有总线并进行数据传送,完成后再将令牌传送至下一个主控设备;若令牌者持有者无总线请求, 则直接将令牌传送至下一个主控设备。,令牌环仲裁方式属于循环优先级仲裁方式。,主控设备1,仲裁逻辑1,仲裁逻辑2,主控设备2,主控设备3,仲裁逻辑3,仲裁逻辑,主控设备,n,n,传递令牌,二、总线仲裁例 ,Intel 8289,总线仲裁器,Intel 8289,是为,Intel 8086,配套仲裁芯片。,Intel 8086,的最大和最小工作模式:,引脚,MN/MX,=1 单机模式,=0 多机模式,多机模式下, 系统总线控制信号由系统控制器,Intel 8288,提供。,最小模式下的引脚:,M/IO,DT/R,DEN,最大模式下标识为:,S,2,S,1,S,0,最大模式下由,Intel 8288,将 转换为总线控制信号。,S,2,S,1,S,0,如下图所示:,多机系统的的组成：,8086,MN/MX,S,2,S,1,S,0,8288,总线控制器,INTA,MRDC,MWTC,IORC,IOWC,DEN,DT/R,ALE,OE,8086,8288 8289,处理器模板1,8086,8288 8289,处理器模板2,8086,8288 8289,处理器模板,n,.,系 统 总 线,在一个处理器模板内, 可以有存储器和,I/O,接口, 称为“私有存储器和,I/O,接口”, 统称为独享区。,系统存储器,系统,I/O,独享区和共享区有不同的地址空间,共享区,1、8289引脚功能,(1) 工作方式控制,IOB,RESB,Intel,8289,IOB,RESB,其状态有一个模板独享区的配置情况而设置。,I/O,总线方式,IOB,RESB,=,00,模板配置情况:,因此:,处理器访问存储器时, 需要提出总线请求;,一个处理器模板有自身的,I/O,接口, 且不访问共享区,I/O,接口; 模板无存储器。,处理器访问,I/O,时, 无需提出总线请求;,常驻总线方式,IOB,RESB,=,11,模板配置情况:,因此:,地址译码。,一个处理器模板有自身的,I/O,接口, 也有自身存储器。处理器既要访问自身的,I/O,接口和存储器, 也要访问共享区,I/O,接口和存储器。,处理器访问,I/O,时或访存时, 需要区分访问独享区还是共享区, 以决定是否需要提出总线请求;,区分方法:,I/O,总线/常驻总线方式,IOB,RESB,=,01,模板配置情况:,因此:,地址译码。,一个处理器模板有自身的,I/O,接口, 也有自身的存储器。处理器不访问共享区,I/O,接口。,处理器访问,I/O,时, 不需要提出总线请求;访存时, 需区分访问独享区还是共享区存储器, 以决定是否需要提出总线请求;,区分方法:,单一总线方式,IOB,RESB,=,10,模板配置情况:,一个处理器模板既无,I/O,接口, 也无存储器。,处理器访问,I/O,和存储器, 都需要提出总线请求。,(2) 独立请求信号,BREQ,IOB,RESB,Intel,8289,BREQ,一般用于在并行仲裁方式时, 8289通过该引脚提出请求信号。,(3) 公共请求信号,CBEQ,一般用于在链式仲裁方式时, 8289通过该引脚提出请求信号。,CBRQ,(4) 优先级输入信号,BPRN,BPRN,即“允许”信号。,当8289收到该信号时, 所在处理器模板的则可占有总线的使用权。,IOB,RESB,Intel,8289,BREQ,CBRQ,BPRN,(5) 优先级输出信号,BPRO,即链式仲裁时, 用于连接到下一个仲裁器的,BPRN,(6) 总线忙,BUSY,当前有处理器模板占有总线。,BUSY,BPRO,(7) 处理器信号,S,2,S,1,S,0,S,2,S,1,S,0,使8289了解处理器当前工作状态。,(8),S/R,S/R,地址译码后, 通知8289是否需要提出总线请求。,若访问共享区, 则1 ,S/R,8289提出总线请求。,若访问独享区, 则0 ,S/R,8289不提出总线请求。,(9),ANYRQST,IOB,RESB,Intel,8289,BREQ,CBRQ,BPRN,BUSY,BPRO,S,2,S,1,S,0,S/R,ANYRQST,用于剥夺某一模块对总线的控制权。,以防止某一模板长期占有总线。,ANYRQST,=0:,有优先级更高的请求时, 剥夺当前占有总线的模板的控制权;,ANYRQST,=1:,无论优先权高低, 只要其它模板提出请求(通过 感知), 在当前周期结束后, 该模板释放总线控制权。,CBRQ,用8289构成链式仲裁逻辑例:,BPRN BPRO,8289(1),BPRN BPRO,8289(2),BPRN BPRO,8289(3),CBRQ,BUSY,用8289构成并行仲裁逻辑例:,8289(1),8289(3),8289(2),8289(4),4:2 优先权,编码器,2:4译码器,BREQ1,BREQ2,BREQ3,BREQ4,BPRN1,BPRN2,BPRN3,BPRN4,CBRQ,BUSY,(10),AEN,IOB,RESB,Intel,8289,BREQ,CBRQ,BPRN,BUSY,BPRO,S,2,S,1,S,0,S/R,ANYRQST,AEN,如果8289取得总线控制权, 处理器占有总线; 若8289未取得控制权, 则处理器不能占有总线。,怎样反映处理器是否占有总线？,当8289收到允许信号, 应使8289所在模板与系统总线连通;,若8289未收到允许信号, 则8289所在模板不能与系统总线连通。,AEN,=0 (有效) 使模板与系统总线连通,=1 (无效) 模板不能与系统总线连通,8086,地址锁存器,数据锁存器,8288总线控制器,系统总线,8289总线总裁器,AEN,OE,OE,OE,BPRN,系统连接原理图,4:1选,择器,4:1选,择器,4:1,选择器,4:1,选择器,RQ0,RQ1,RQ2,RQ3,2:4,译,码,器,8位数据寄存器,2:4,译码器,2:4,译码器,2:4,译码器,2:4,译码器,允许0,允许1,允许2,允许3,4:2,编,码,器,