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,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,5/10/2012,#,一,.,FPGA,的简单介绍,二,.,VERILOG,的简单介绍,三,.QUARTUS2,的简单介绍,一个简单的工程实例,2,可编程逻辑最简单的实现,逻辑门和寄存器固定,可编程乘积和阵列以及输出控制,可编程阵列逻辑(,PAL,),A,B,i,乘积项,输入,可编程阵列,D,Q,时钟,X,宏单元*,*注释：某些器件和文档把所有这,3,部分当做宏单元,3,从,PAL,到可编程逻辑器件,(,PLD,),在单个器件中排列多个,PAL,阵列,可编程宏单元,8,可变乘积项分配,10,12,14,4,从,CPLD,到,FPGA,高密度,CPLD,需要额外的全局布线，不够灵活,LAB,本身重新排列到一个阵列中,CPLD,FPGA!,5,现场可编程门阵列(,FPGA,),LAB,排列在阵列中,行列可编程互联,互联可以跨过所有或者部分阵列,LAB,行互联,列互联,分段互联,6,Verilog HDL,定义,Verilog HDL,并不是软件编程语言,软件编程语言实现的功能可以通过指令集在处理器上执行,Verilog HDL,是硬件描述语言,可综合和可仿真的代码，使用目标器件的结构单元在硬件中实现，例如触发器和查找表等,。,HDL-,H,ardware,D,escription,L,anguage,硬件描述语言是软件编程语言，用于对硬件进行建模。,RTL,R,egister,T,ransfer,L,evel,寄存器传送级定义了信号和寄存器数据流输入输出的相互关系。,7,Verilog HDL,基本模型结构,module,module_name(port_list);,端口声明,数据类型声明,电路功能,时序规范,endmodule,CASE,-,敏感,所有,关键字,为小写,空白,用于提高可读性,分号,是声明结束符,单,行注释,：,/,多,行注释,：,/*/,时序规范,用于仿真,8,端口,端口列表：,端口名称列表,例如：,module,mult_acc(out,ina,inb,clk,clr);,端口类型：,input,-,输入端口,output,-,输出端口,inout,-,双向端口,端口声明：,;,例子：,input,7:0 ina,inb;,input,clk,clr;,output,15:0 out;,9,数据类型,网数据类型,表示进程之间的物理互联,(,活动流程,),功能模块：,MUX,(nets),功能模块：,Adders,(nets),进程,进程,nets,nets,nets,寄存器数据类型,表示暂时存储数据的变量,可以表示寄存或者组合节点,10,连续赋值声明,使用算子，对组合逻辑行为进行建模,1),左手侧,(,LHS,),必须是,net,数据类型,2),保持主动：当一个右手侧,(,RHS,),操作数变化时，评估表达式，立即更新,LHS,net,3)RHS,可以是,net,、,寄存器或者函数调用,4),延迟值可以赋值给模型逻辑门延迟,wire,adder_out=mult_out+out,/*implicit continuous assignment*/,等价于,wire,adder_out;,assign,adder_out=mult_out+out,assign,#5 adder_out=mult_out+out,11,进程赋值模块,initial,模块用于初始化仿真的行为声明,(,被综合器忽略,),always,模块使用行为声明，用于描述电路功能,每个,always,和,initial,模块代表不同的进程,进程并行运行，在仿真时间,0,开始。,而进程中的声明顺序执行,always,和,initial,模块不能嵌套,12,Always,模块,由行为声明构成,如果有多个,always,模块，同时执行每个模块。,用于对数字电路中不断重复的进程进行建模,一个,always,模块在时间,0,启动，以循环的方式连续执行行为声明。,初始模块中的行为声明顺序执行,因此，声明的顺序并不重要。,13,Always,模块例子,时间执行的声明,0 clk=1b0,25 clk=1b1,50 clk=1b0,75 clk=1b1,100$finish,module,clock_gen(clk);,output,clk;,reg,clk;,parameter,period=50,duty_cycle=50;,initial,clk=1b0;,always,#(duty_cycle*period/100)clk=clk;,initial,#100$finish;,endmodule,14,两类进程赋值,阻塞赋值,(,=,):,按顺序模块中指定的次序执行,非阻塞赋值,(,=,):,不对顺序模块后的声明进行阻塞赋值，支持对赋值的调度。,驻留在进程模块中,更新,reg、integer、real,time,或者,realtime,变量值,(,例如，左手侧类型,),15,阻塞和非阻塞赋值,initial,begin,#5,a=b;,#10,c=d;,end,initial,begin,#5,a=b;,#10,c=d;,end,5 10 15,阻塞,(,=,),非阻塞,(,=,),5 10 15,a=b,c=d,a=b,c=d,16,同步和异步,同步预设和清除,异步清除,module,sync(d,clk,clr,pre,q),;,input,d,clk,clr,pre,;,output,q,;,reg,q,;,always(posedge,clk,),begin,if,(clr),q=1b0,;,else if,(pre),q=1b1,;,else,q=d,;,end,endmodule,module,async(d,clk,clr,q),;,input,d,clk,clr,;,output,q,;,reg,q,;,always(posedge,clk,or posedge,clr,),begin,if,(clr),q=1b0,;,else,q=d,;,end,endmodule,
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