《平面工艺》PPT课件

单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,3.1 硅平面工艺的基本流程,1 半导体器件制备的基本原理,三个阶段，1950年采用合金法工艺，1955年扩散技术得到采用，1960年平面工艺和外延技术的出现是半导体制造技术的重大变革。,结隔离双极晶体管工艺基本流程,2 硅平面工艺NPN晶体管结构和基本流程,（1）衬底材料（2）初始氧化（3）光刻一,（4）埋层掺杂（5）生长外延层,（6）外延层氧化（7）光刻二（隔离光刻）（8）隔离区掺杂（9）腐蚀掉隔离掺杂中形成的SiO,2,然后重新生成SiO,2,作为基区掺杂的掩摸,（10）光刻三（基区光刻）（11）基区掺杂（硼）(12)光刻四（发射区光刻）（13）发射区（14）光刻五（引线孔光刻）,（15）蒸铝（16）光刻六（刻铝）（17）合金,（18）表面钝化（19）光刻七（刻压焊点）,（20）中间测试（21）划片（22）装架,（23）键合（24）封帽（25）工艺筛选,（26）成品测试（27）打印、包装，入库,3 平面工艺中的基本工艺,（1）前工序,指原始晶片加工开始直到中试之前的所有工序。经过前工序，形成管芯。,薄膜制备工艺,外延，氧化，化学汽相淀积和蒸发或溅射,掺杂工艺,扩散和离子注入,图形加工技术,光刻和制版,（2）后工序,指中测开始到器件完成的所有工序,（3）辅助工序,超净卫生环境,高纯水和气的制备,掩模版的制备,初始氧化 光刻1（埋层光刻）,在硅衬底表面生长约9000厚的二氧化硅层。,在氧化层上刻出要进行埋层掺杂的窗口。,埋层掺杂(砷),通过窗口向硅衬底中掺入5价的砷原子。,N,埋层的形成,生长外延层,外延层氧化 隔离光刻,隔离区掺杂,器件外延层和隔离区的形成,基区光刻,基区掺杂,基区形成,发射区光刻,发射区掺杂,发射区形成,引线光刻,蒸铝 刻铝,电极和布线,3 双极集成电路的制造,典型的双极晶体管的平面图,3D IC集成技术的拯救,2005年2月，当ICs Going Vertical发表时，几乎没有读者认识到发生在3D IC集成中的技术进步，他们认为该技术只是叠层和引线键合，是一种后端封装技术。今天，3D集成被定义为一种系统级集成结构，在这一结构中，多层平面器件被堆叠起来，并经由穿透硅通孔（TSV）在Z方向连接起来（图1）。,为制造这样的叠层结构，已经开发了很多工艺，下面所列的正是其中的关键技术：TSV制作：Z轴互连是穿透衬底（硅或者其他半导体材料）而且相互电隔离的连接，TSV的尺寸取决于在单层上需要的数据获取带宽；层减薄技术：初步应用需减薄到大约7550m，而在将来需减薄到约251m；对准和键合技术：或者芯片与晶圆（D2W）之间，或者晶圆与晶圆（W2W）之间。,英特尔提前量产3D晶体管，进入22nm时代,3D三栅极晶体管技术,传统“平面的”2-D平面栅极被超级纤薄的、从硅基体垂直竖起的3-D硅鳍状物所代替。电流控制是通过在鳍状物三面的每一面安装一个栅极而实现的(两侧和顶部各有一个栅极)，而不是像2-D平面晶体管那样，只在顶部有一个栅极。更多控制可以使晶体管在“开”的状态下让尽可能多的电流通过(高性能)，而在“关”的状态下尽可能让电流接近零(即减少漏电，低能耗)，同时还能在两种状态之间迅速切换，进一步实现更高性能。,