计算机组成原理_补码加减法运算_37

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,#,计算机组成原理,#,计 算 机 组 成 原 理,2024年10月4日,补码加减法运算,加法规则：,先判符号位，若相同，绝对值相加，结果符号不变,;,若不同，则作减法，,|,大,|-|,小,|,，结果符号与,|,大,|,相同。,减法规则：,两个原码表示的数相减，首先将减数符号取反，然后将被减数与符号取反后的减数按原码加法进行运算。,补码加减法运算,1.,原码加,/,减法运算,补码加法的公式,:,x,补,y,补,x,y,补,(mod 2),在模,2,意义下,任意两数的补码之和等于该两数之和的补码,。,这是补码加法的理论基础。,2.,补码加法运算,特点：,不需要事先判断符号，符号位与码值位一起参加运算。,符号位相加后若有进位，则舍去该进位数字。,补码加法的特点：,（,1,）符号位要作为数的一部分一起参加运算；,（,2,）在模,2,的意义下相加，即大于,2,的进位要丢掉。,其结论也适用于定点整数。,例,:,x,0.1001,y,0.0101,求,x,y,。,解,:,x,补,0.1001,y,补,0.0101,x,补,0.1 0 0 1,y,补,0.0 1 0 1,x,y,补,0.1 1 1 0,所以,x,y,0.1110,例,:,x,0.1011,y,0.0101,求,x,y,。,所以,x,y,0.0110,解,:,x,补,0.1011,y,补,1.1011,x,补,0.1 0 1 1,y,补,1.1 0 1 1,x,y,补,1,0.0 1 1 0,3.,补码减法,减法运算化为加法完成。,关键是求,-Y,补,补码减法运算的公式：,x,y,补,x,补,y,补,x,补,y,补,公式证明：,只要证明,y,补,y,补,上式即得证。,x,y,补,x,补,y,补,(mod 2),令,y=,x,0,补,x,补,+,x,补,故,x,补,x,补,(mod 2),证明：,两数差的补码等于两数补码之差,例,:,x,0.1101,y,0.0110,求,x,y,。,解,:,x,补,0.1101,y,补,0.0110,-,y,补,1.1010,x,y,0.0111,解,：,x,补,=1.0011 y,补,=1.1010 -y,补,=0.0110,x,补,1.0 0 1 1,+-y,补,0.0 1 1 0,x-y,补,1.1 0 0 1,例：,x=-0.1101,，,y=-0.0110,，求,x-y=?,x,y=-0.0111,x,补,0.1 1 0 1,-,y,补,1.1 0 1 0,x,y,补,1,0.0 1 1 1,溢出及与检测方法,在定点小数机器中,数的表示范围为,|,|1,。在运算过程中如出现大于,1,的现象,称为“溢出”。,机器定点小数表示,上溢,下溢,1.,概念,发生,溢出,的原因，是因为运算结果超出编码所能,表示的数字大小,。,两个,正数,相加,:,结果大于机器所能表示的最大正数，称为,上溢,；,两个,负数,相加：结果小于机器所能表示的最小负数，称为,下溢,。,解,：,x,补,=0.1011 y,补,=0.1001,x,补,0.1 0 1 1,+y,补,0.1 0 0 1,x+y,补,1,.0 1 0 0,例：,x=+0.1011,y=+0.1001,求,x+y,。,例：,x=-0.1101,y=-0.1011,求,x+y,。,解,：,x,补,=1.0011 y,补,=1.0101,x,补,1.0 0 1 1,+y,补,1.0 1 0 1,x+y,补,0,.1 0 0 0,两个正数相加的结果成为负数，这显然是错误的。,两个负数相加的结果成为正数，这同样是错误的。,0.1 0 1 0 1,+,0.0 1 0 0 0,0.1 1 1 0 1,1.1 0 1 0 1,+,1.1 1 0 0 0,1.0 1 1 0 1,1,正常结果,正常结果,2.,溢出的检测方法,x,补,0,.1 0 1 1,+y,补,0,.1 0 0 1,x+y,补,1,.0 1 0 0,x,补,1,.0 0 1 1,+y,补,1,.0 1 0 1,x+y,补,0,.1 0 0 0,溢出逻辑表达式为：,V,S,1,S,2,S,c,+,S,1,S,2,S,c,(1),单符号位检测方法,1,F,A,V,z,0,y,0,x,0,判,断,电,路,判断电路,设两数符号位分别为,S,1,、,S,2,和数符号位,S,C,（,2,）单符号位检测方法,2,0.1 0 1 0 1,+,0.0 1 0 0 0,0.1 1 1 0 1,0.1 0 1 0 1,+,0.1 1 0 0 0,.0 1 1 0 1,1,1.1 0 1 0 1,+,1.1 1 0 0 0,1.0 1 1 0 1,1,1.0 0 1 0 1,+,1.1 1 0 0 0,.1 1 1 0 1,0,1,符号位进位,C,f,，最高位进位,C,n,C,f,=0,，,C,n,=0,C,f,=1,，,C,n,=1,C,f,=0,，,C,n,=1,C,f,=1,，,C,n,=0,F,A,F,A,z,1,z,0,V,c,1,c,0,y,1,x,1,y,0,x,0,V,C,1,C,o,判断电路,从上面例中看到：,当最高有效位有进位而符号位无进位时,产生上溢；,当最高有效位无进位而符号位有进位时,产生下溢。,（简单地说是正数相加为负数或负数相加为正数则产生溢出）,故溢出逻辑表达式为：,V,C,f,C,o,其中,C,f,为符号位产生的进位,C,o,为最高有效位产生的进位。,此逻辑表达式也可用异或门实现。,一个符号位只能表示正、负两种情况，当产生溢出时，符号位的含义就会发生混乱。如果将符号位扩充为两位,(,S,f,1,、,S,f,2,),，其所能表示的信息量将随之扩大，既能判别是否溢出，又能指出结果的符号。,(3),双符号位法,双符号位法,也称为“变形补码”或“模,4,补码”。,定点小数变形补码定义：,x,补,=,x,0,x1,4+,x,-1,x,0,（,mod 4),字长,n+2,定点整数，变形补码定义：,（,mod 2 ),x,0,x,2,2 +,x,-2,x,0,x,补,=,n,n,n+2,n+2,任何小于,1,的正数：两个符号位都是“,0”,，即,00,.x,1,x,2,.x,n,;,任何大于,-1,的负数：两个符号位都是“,1”,，即,11,.x,1,x,2,x,n,两数变形补码之和等于两数和的变形补码,，要求：,两个符号位都看做数码一样参加运算；,两数进行以,4,为模的加法，即最高符号位上产生的进位要丢掉。,模,4,补码加法公式：,x,补,+,y,补,=,x+y,补,（,mod 4),采用变形补码后数的表示：,双符号数溢出检测,0 0.1 0 1 0 1,+,0 0.0 1 0 0 0,0 0.1 1 1 0 1,0 0.1 0 1 0 1,+,0 0.1 1 0 0 0,.0 1 1 0 1,0 1,1 1.1 0 1 0 1,+,1 1.1 1 0 0 0,1 1.0 1 1 0 1,1,1 1.0 0 1 0 1,+,1 1.1 1 0 0 0,.1 1 1 0 1,1 0,1,非正常符号位，溢出,符号位进位舍去，正常结果,正常结果,非正常符号位，溢出,S,f,1,S,f,2,00,结果为正数，无溢出,01,结果正溢,10,结果负溢,11,结果为负数，无溢出,即：,结果的两个符号位的代码不一致时，表示溢出,;,两个符号位的代码一致时，表示没有溢出。,不管溢出与否，最高符号位永远表示结果的正确符号。,溢出逻辑表达式为：,V,S,f,1,S,f,2,式中：,S,f1,和,S,f2,分别为最高符号位和第二符号位，此逻辑表达式可用异或门实现。,双符号位的含义如下：,F,A,F,A,V,z,1,c,0,c,1,z,0,x1,y1,y,0,x,0,解,：,x,补,=,00,.1100 y,补,=,00,.1000,x,补,0 0.1 1 0 0,+y,补,0 0.1 0 0 0,0 1,.0 1 0 0,符号位出现“,01”,，表示已溢出，正溢。即结果大于,+1,例,x=+0.1100,y=+0.1000,求,x+y,。,解,：,x,补,=11.0100 y,补,=11.1000,x,补,1 1.0 1 0 0,+y,补,1 1.1 0 0 0,1 0,.1 1 0 0,符号位出现“,10”,，表示已溢出，负溢出。即结果小于,-1,例,x=-0.1100,y=-0.1000,求,x+y,。,基本的二进制加法,/,减法器,一位全加器真值表,输入,输出,A,i,B,i,C,i,S,i,C,i,1,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,逻辑方程,1.,一位全加器,FA,S,i,A,i,B,i,C,i,C,i+1,一位全加器,逻辑方程,F A,C,i+1,C,i,S,i,A,i,B,i,逻辑符号,C,i+1,1,&,C,i,A,i,B,i,S,i,=1,=1,&,2.n,位的行波进位加减器,n,个,1,位的全加器,(FA),可级联成一个,n,位的行波进位加减器。,T,被定义为相应于单级逻辑电路的单位门延迟。,T,通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。,3.n,位的行波进位加法器的问题,3T,XNOR,异或非,3T,XOT,异或,2T,OR,或,2T,AND,与,T,NOT,非,T,NOR,或非,T,NAND,与非,时间延迟,逻辑符号（正逻辑）,门的功能,门的名称,典型门电路的逻辑符号和延迟时间,接线逻辑,(,与或非,),AOI,T+T,RC,(1),对,一位全加器,(FA),来说，,S,i,的时间延迟为,6T,(,每级异或门延迟,3T),；,C,i,1,的时间延迟为,5T,。,C,i+1,1,&,C,i,A,i,B,i,S,i,=1,=1,&,(2),n,位行波进位加法器,的延迟时间,t,a,为：,9T,为最低位上的两极“异或”门再加上溢出“异或”门的总时间；,2T,为每级进位链的延迟时间。,t,a,n,2,T,9,T,(2,n,9),T,考虑溢出检测时，有：,当不考虑溢出检测时，有：,t,a,(,n-1),2,T,9,T,ta,为在加法器的输入端输入加数和被加数后,在最坏的情况下加法器输出端得到稳定的求和输出所需要的最长时间。,ta,越小越好。,由一位全加器,(FA),构成的行波进位加法器,:,缺点,：,(1),串行进位,它的运算时间长；,(2),只能完成加法和减法两种操作而不能完成逻辑操作。,能否提前产生各位的进位输入,?,使得各位的加法运算能并行起来,即可提高多位加法器运算速度,并行加法器进位链,S,i,=A,i,B,i,C,i-1,C,i,=,C,i-1,(A,i,B,i,),+,A,i,B,i,G,i,=,A,i,B,i,P,i,=A,i,B,i,G,i,进位生成函数,Generate,P,i,进位传递函数,Propagate,C,i,=,G,i,+P,i,C,i-1,C,n,=,A,n,B,n,+,(A,n,B,n,),C,n-1,=,G,n,+,P,n,C,n-1,C,n-1,=,A,n-1,B,n-1,+,(A,n-1,B,n-1,),C,n-2,=,G,n-1,+,P,n-1,C,n-2,C,1,=,A,1,B,1,+,(A,1,B,1,),C,0,=,G,1,+,P,1,C,0,高位的运算依赖于低位运算的进位输入,计算不能并行,能否提前得到当前位的进位输入,?,并行加法器进位链,C,1,=,A,1,B,1,+,(A,1,B,1,),C,0,=,G,1,+,P,1,C,0,C,2,=,A,2,B,2,+,(A,2,B,2,),C,1,=,G,2,+,P,2,C,1,=,G,2,+,P,2,(,G,1,+,P,1,C,0,),=,G,2,+,P,2,G,1,+,P,2,P,1,C,0,C,3,=