微机原理与接口技术3

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第三章 内存储器,3.1,半导体存储器,3.2 存储器地址空间的硬件组织,3.3,PC/XT,存储器子系统,3.4,奔腾机存储器子系统,本章学习目标,半导体存储器及闪存的组成及功能。,半导体存储器性能参数以及芯片的组成方式。,16,位和,32,位微处理器存储地址空间的硬件组织方式。,存储器层次结构,3.1,半导体存储器,3.1.1 ROM,（,Read Only Memory),ROM,的特点是断电后不丢失其中存储的程序和数据。,ROM,中的信息写入通常在脱机状态下用电气方式进行，即对,ROM,编程。,ROM,一般由地址译码器、存储矩阵和输出缓冲器组成。,3.1.1 ROM,1,掩膜,ROM,常称为,ROM，,行选字、列选位。列的位线上连或没有连管子，由二次光刻版图形（掩膜）决定。,3.1.1,ROM,2.PROM,一次可编程,ROM,熔丝,ROM，,通过熔丝有、无表示两种状态。,（1）字选中，基极为“1”，射极为“1”,连熔丝：,T1,导通，输出“0”,无熔丝：,T1,截止，输出“1”,（2）出厂时熔丝都连，写入编程,Ec,-12V,要写入的,Di,端为“1”（断开），,DW,导通，,T2,导通，大电流流过熔丝，烧断,不写入的,Di,端为“0”（接地），,DW,不通，,T2,截止，无电流流过熔丝，不断,（3）用途：标准程序、图表、常数、字库等,3.,可擦可编程,ROM（EPROM）,紫外线照射整体擦去，专用编程器写入信息。,写入：,D、S,加25,V，,瞬间击穿，电子进入,FG，,设为“0”，,未写的仍为“1”，无电子，,VT,不变,读出：,D、S,加5,V，FG,无电子，,VTVT1，G,上电压使,FAMOS,导通，输出“1”；,FG,有电子，,VTVT0，G,上电压不能使,FAMOS,导通，输出“0”。,擦去：,用紫外线通过窗口照射，电子被激发成为光电流泄漏，都无电子，恢复为全“1”状态,3.1.1,ROM,3.1.1 ROM,（1）EPROM,基本存储电路工作原理,N,沟,FAMOS,管的结构 浮栅积存电荷与阀值的关系,3.1.1 ROM,PGM,V,pp,数据线,读出,0,0,1,+5,V,输出,待机,1,+5,V,高阻，功耗为最大值1/4,编程,0,1,0,+25,V,输入，所有单元为“1”,检验,0,0,1,+25,V,输出,禁止编程,1,+25,V,高阻,（,2）,EPROM,引脚配置和工作方式,EPROM 2764：,8K8b，28,脚,DIP，,地址线,A12A0，,数据线,O7O0,，,Vpp,偏电源，,Vcc,电源，,GND,地线。,2764,的工作方式:,4.EEPROM,（1）,EEPROM,芯片的应用特性,电可擦可编程,ROM（EEPROM）,字节写入、同时擦除，内部集成了擦除和编程电路.,非易失性，读写与,RAM,类似，但写入时先擦除，时间稍长。,2817：,2,K8b，28,脚,DIP，,地址线,A10A0，,数据线,I/O7-I/O0，,片选，输出允许，写允许，,RDY/,准备好/忙，,Vcc,，GND，3,个引脚,NC,2816:2K8b，24,脚,DIP，,与2817基本相同。2817有擦写完毕信号端,RDY/，,在擦写操作期间,RDY/,为低电平，全部擦写完毕时，,RDY/,为高电平。,3.1.1,ROM,3.1.1 ROM,RDY,/,数据线,读出,0,0,1,高阻,输出,未选中,1,高阻,高阻,字节编程,0,1,0,0-1,输入,字节擦除,编程前自动擦除,（,2）EEPROM,引脚配置和工作方式,2817,工作方式,1.,基本存储电路,六管静态单元工作原理,4个,MOS,管交叉耦合成双稳,FF,双稳与选通管,V5、V6,组成存储单元,V5、V6,接行选，,V7、V8,接列选。列选管,V7、V8,全列共用,R：FF,状态由,V5、V6,传至 和,D,W：0：1，D0，,使,V1,截止，,V3,导通，1，,Q0；,1：0，D1，,使,V1,导通，,V3,截止，0，,Q1,3.1.2 SRAM,3.1.2 SRAM,六管,NMOS,基本存储电路,3.1.2,SRAM,Q,V,1,V,2,V,3,V,4,NMOS,1,0,止,通,通,通,0,1,通,通,止,通,CMOS,1,0,止,通,通,止,0,1,通,止,止,通,3.1.2 SRAM,RAM,芯片,1.DRAM,基本存储电路,行选控制,V,导通、截止，使存储电容,Cs,与数据线,D,接通、断开，控制,R/W。,W：,D1，,对,Cs,充电至高电压；,D0，Cs,放电至低电压。,R：,Cs,电荷在,Cs、,Cn,上分配,D,上电位相应变化，通过读放电路检出是读“0”或“1”。,电荷重新分配，破坏性读，需要重写。,刷新：,Cs,容量小，电荷泄漏，2,ms,内可保持逻辑电平，2,ms,必须刷新一次。,3.1.3 DRAM,3.1.3 DRAM,单管,NMOS,基本存储电路,3.1.3,DRAM,2.DRAM,刷新,刷新周期和刷新时间间隔,刷新周期：刷新按行进行，每刷新一行所需时间为刷新周期。,刷新时间间隔：在这段时间内,DRAM,的所有单元将被刷新一遍，一般,DRAM,的刷新时间间隔为2,ms。,（1）刷新方式,集中刷新：刷新间隔时间前段用于,R/W,等，后段用于刷新；,分散刷新：系统周期时间前段用于,R/W,等，后段用于刷新；,透明刷新：存储器周期中的空闲时间用于刷新，或机器执行内部操作时间。,3.1.3,DRAM,（,2）刷新控制方式,异步控制方式 刷新（）访存异步请求,Mem,刷新/访存,同步控制方式 利用,CPU,不访存时间刷新,Mem,半同步控制方式 时钟上升沿访存，时钟下降沿刷新,3.1.3,DRAM,3,DRAM,芯片,4164：,64,K1b，16,引脚，,HMOS,工艺，,TTL,电平，一空脚可升级至256,Kb,。,2ms,刷新一遍，共用128刷新周期，每次2行共512单元。,4,DRAM,控制器,实现地址多路、定时刷新、刷新地址计数、仲裁、定时信号发生的功能。,4164,框图,4164,引脚排列图,DRAM,控制器逻辑框图,3.1.4 RAM,新技术,1扩展数据输出,RAM（EDO RAM）,在当前的,R/W,周期中启动下一个连续地址的存储单元的,R/W,周期。,在普通,DRAM,外部增加,EDO,控制电路，存取速度可提高30；,EDO RAM,工作时与,CPU,外频时钟不同步。,2同步,DRAM（SDRAM）,DRAM,用,CPU,的外频时钟同步工作，解决两者速度匹配。,3高速缓存,DRAM（CDRAM）,高速,SRAM,存储单元集成在,DRAM,芯片内，作为其内部,cache，cache,和,DRAM,之间通过片上总线连接。,3.1.5,闪存,（,Flash Memory,）,电可擦非易失性存储器,与,EEPROM,的区别：,闪存是按块而不是按字节擦写；,单管存储单元结构比,DRAM,小，但写操作,比,RAM,写周期长。,1整体擦除闪存,整个存储阵列是一块，擦除时整块单元全为“1”。,擦除和写入操作命令送命令,REG，,进行操作。,28,F020：,256K8b2Mb,擦除之前有的单元可为00,H，,擦除之后所以字节都为,FFH,。,28F020,自举块闪存,非对称块结构可独立,R/W,自举块：,系统自举代码。系统加电，自举程序从自举块拷到,RAM,引导。（顶自举和底自举）,参数块：,系统配置表及查找表。,主块：,3.3V,或5,V,自举块应用的数据或代码。,智能电压,自动检测并调整电压至,Vpp,：5V,或12,V,写保护,编程电压,Vcc,：,可被封锁、写保护：,WP=0,。,自动擦除和写入操作,使用,CUI、,状态寄存器和写状态机实现。,28F004-B,3.1.5,闪存,主块,参数块,8,KB,参数块 8,KB,自举块 16,KB,3.1.5,闪存,快擦写文件闪存,可分为大小相同、独立擦写的块。,适用大型代码和数据存储；,如：闪存卡和闪存驱动器。,28,F0168A：3264KB2MB,类似28,F004,引脚与控制信号；,支持块封锁机制；,独立块状态寄存器：控制位和状态位。,3.2 存储器地址空间的硬件组织,3.2.1 16,位,CPU,中存储器地址空间,3.2.2 32,位,CPU,中存储器地址空间,3.2.1 16,位,CPU,中存储器地址空间,A,0,BHE,数据,0,0,同时访问两体,D,15,D,8,D,7,D,0,0,1,偶体,D,7,D,0,1,0,奇体,D,15,D,8,1,1,两体均未选中,对准字方式：从偶地址开始，一个总线周期访问2个体,D15D0,非对准字方式：从奇地址开始，,第1个总线周期访问奇体 低8位在,D15D8,第2个总线周期访问偶体 高8位在,D7,D0,8086,中存储器的组成,3.2.2 32位,CPU,中存储器地址间的硬件组织,对准 非对准,A31A2，,3,0,，,寻址4,GB，4,个体,Bank3Bank0,高30位地址（,A31A2）,相同的字和双字是对准字和对准双字，存取需1个总线周期；,非对准字和非对准双字的存取需2个总线周期，第1个总线周期起始于,0,=0,。,3.2.2 32,位,CPU,中存储器地址空间,非对准双字的数据传送,3.3,PC/XT,存储器子系统,PC/XT,机中,RAM,子系统采用4164（64,KX1）DRAM,芯片，有4组芯片，每组9片，其中8片构成64,KB,容量的存储器，1片用于奇偶校验，4组,DRAM,芯片构成,XT,机系统板上256,KB,容量的内存。,3.3.1,和 生成电路,PROM：24S10,的,I/O,关系（256,X4,位的,ROM）,S1，S2,为输出控制端，当,S2S1=“LL”,时，,Q3Q0,有输出。,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,Q,3,Q,2,Q,1,Q,0,地址范围,E,2,-4 E,2,-2 SW,4,SW,3,A,19,A,18,A,17,A,16,空,B A RAM,选择,1 1 0 0 0 0 0 0(,F,0,)1 0 0 1(9)00000-0FFFFH,系统板,RAM64KB,1 1 0 1 0 0 0 0(,F,0,)1 0 0 1(9)00000-0FFFFH,系统板,RAM128KB 0 1(F,1,)1 0 1 1(B)10000-1FFFFH,1 1 1 0 0 0 0 0(,F,0,)1 0 0 1(9)00000-0FFFFH,0 1(F,1,)1 0 1 1(B)10000-1FFFFH,系统板,RAM192KB 1 0(F,2,)1 1 0 1(D)20000-2FFFFH,1 1 1 1 0 0 0 0(,F,0,)1 0 0 1(9)00000-0FFFFH,0 1(F,1,)1 0 1 1(B)10000-1FFFFH,1 0(F,2,)1 1 0 1(D)20000-2FFFFH,系统板,RAM256KB 1 1(F,3,)1 1 1 1(F)30000-3FFFFH,行选,3,0,R/W G,1,：/,有效 与,C B A,i,2,A,：,无效（非刷新）1 0 0,0,Bank0,2,B,：,有效 1 0 1,1,Bank1,（）1 1 0,2,Bank2,1 1 1,3,Bank3,刷新,=0,DACK,0,=1,与非,3,=,2,=,1,=,0,=0,=0 U,69-6,=1,i,均无效,3.3.1 行选信号和列选信号生成电路,U,34 2,选1：,LS158,S=0,锁存,A,组,LS158,S=1,锁存,B,组,U,40,=0,=0,A,7,A,0,A,15,A,8,A7A0,行地址 列地址,U,58,1,R,0,W,0,ns,Addrsel,为0 60,ns,Addrsel,为1,4146,DRAM,3.3.2