DRAM制造工艺

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,DRAM,芯片制造工艺,0301080106,柳沐璇,DRAM,在,VLSI,半导体产品中产量最高，并且在半导体工业中,DRAM,是最具竞争力的市场之一。尽可能的增加每个晶圆上芯片的数量，提高成品率，同时尽量降低工艺的复杂性和成本对,DRAM,厂商来说是必要的。通常来说，对低成本工艺的需求导致,DRAM,晶体管的性能滞后于那些高性能的逻辑线路。厂商通过改变,DRAM,的结构来尽量满足近年市场对更高性能的,DRAM,的需求。,DRAM,的市场,DRAM,价格下降和价格波动,相关芯片尺寸的缩小是使,DRAM,的均价可以持续不断的降低的唯一办法。在最近几年，厂商不再对市场引进下一代,DRAM,产品，而是利用新一代,DRAM,产品的技术发展来减小已经批量生产的,DRAM,芯片的尺寸。,随着新一代,DRAM,容量的增大，,DRAM,芯片尺寸在不断增加,DRAM,单元结构的演变,DRAM,存储器单元由一个,MOS,和一个储存电荷的电容器构成。它利用这个电容器上的电荷的有无来记忆,1bit,信息。记忆电容器需要一定的电容值，不过为了缩小存储器单元面积和提高记忆密度，重要的是减小记忆电容器在硅上所占的面积，因此电容器的结构从最初的平面型电容器发展到深槽电容器和堆叠电容器等。深槽电容器的思想是在硅衬底上开出深槽，在其侧面形成电容。堆叠电容器是在硅表面上形成像高层建筑那样的结构，它可以有效地利用芯片面积，但是这种结构会使工艺变得复杂，从而增加了成本。,平面型,深槽型,堆叠型,衬底基板深槽型,电容器在位线上方的堆叠型,深槽式电容器与堆叠式电容器的比较,以目前,DRAM,发展的趋势，不论是深槽式电容器或堆迭式电容器都已证明可以用在,1G,4G DRAM,制造上。只是在量产时的优良率及制程稳定性仍有待观察。比较这,2,种不同技术所发展出来的,DRAM,结构，不难发现深槽电容器记忆体所具有的发展潜力：,（,1,）堆迭电容器,DRAM,在,1Gb,以上必须使用的新介电材料，会迁动一连串新设备的开发，包括蚀刻、清洗、及沉积设备。投资庞大，增加半导体厂的风险。深槽式电容器,DRAM,的深槽蚀刻是现有技术的延伸，可以立即在现有厂房中更换部分设备，快速进入量产。,（,2,）深槽电容器的制程整合相对单纯，所需光罩数目较少。由于电容器在电晶体形成之前已深埋于硅圆表面以下,1,2m,。,CMOS,或任何其他,MOS,元件的性能可以不受电容器制造过程的改变而做大幅调整。但堆迭电容器架构于位元线上方以增加电容面积（,COB,）。新材料或新制造流程的介入，会对前段,MOS,元件的性能及制程整合做全面性的更改。,（,3,）深槽电容器元件位于硅圆表面以下，平坦化程度优于堆迭电容器结构。这项特点是深槽电容器记忆体与其他逻辑元件进行制程整合时最大的优势。未来市场上所殷切昐望功能强大的嵌入式记忆体（,EMbEDDED DRAM,），及含有记忆体元件的系统整合晶片（,SoC,），可以架构在深槽电容器的平台之上，在同一层次与其他元件做高密度及多样化的制程整合。,深槽电容器的历史背景,以蚀刻方式在硅晶圆表面下方挖掘深槽形成电容器，在,20,世纪,80,年代存在着许多不同的设计，如德仪的,TTC (Trench Transistor Cell),，,日本,NTT,的,IVEC,（,Isolation-merged Vertical Capacitor),，,NEC,的,BSE,（,Buried Storage Electrode,）,，及,IBM,的,SPT,（,Substrate Plate Trench,）。发展至今，以,IBM SPT,为基础的深槽电容器，以技术联合发展方式扩散至欧洲及亚洲成为今日深槽电容器记忆体的主流。其间经历数次重要技术变革。表,1,列出从,4Mb,发展到,256Mb,的,4,个时代之间，电容器重要参数的演变：,256M,深槽电容器制造流程,深槽电容器的制程流程主要可区分为,3,个阶段：（,1,）深槽蚀刻制程（见图,4,7,） ；（,2,）电容介电层及上下基板制程（见图,8,12,） ；（,3,） 埋藏式连接带,BS,的形成（见图,13,17,） 。,深槽电容器制作的第一大障碍就是以电桨蚀刻方式，在硅圆下方形成超高宽深比（,aspect ratio),的深槽孔洞。电桨蚀刻技术以,反应离子刻蚀,RIE,（,Reactive,Ion,Etch),的设备为基础，用卤素气体形成,Si,对,SiO2,硬光罩的高蚀刻比。硬光罩（,HARD mask),材料的选择，在,0,5m,时代，加入磁场形成,磁增强反应离子刻蚀,MERIE,（,magnetically,Enhanced RIE),及,0,25m,时代的,环形偶极子磁体反应离子刻蚀,Drm,Rie,（,DIPOlE,Ring,magnet rie),，皆可增加电桨密度及方向性，使宽深比,30,。,1.,深槽蚀刻制程,进入,0,175m,时代之后，机台设备无重大突破，而是以制程整合方式发展不同硬光罩材料以增加蚀刻的选择比。一般以湿蚀刻率较快的硼氧化硅（,BSG),做为主（见图,4,，,5,），以便于深槽完成后可以完全去除。,Photoresist,光刻胶,Anti Reflect Coating,防反射涂层,mask oxide,氧化物掩膜,pad nitride,垫氮化层,pad oxide,垫氧化层,为增加蚀刻选择比，可在,BSG,之上增加一层多晶硅。因双频（,Dual,Frequency) Rie,蚀刻机的发展，更进一步将深槽蚀刻延伸至,0,11m,时代以后。深槽蚀刻依深度不同可区分为两大部分：上半部约,1m,深度有项圈氧化硅的部分要形成约,89,的导角以避免后续多晶硅的沉积产生空洞及隙缝，影响电容读写（见图,6,）。,Photoresist,光刻胶,Anti Reflect Coating,防反射涂层,mask oxide,氧化物掩膜,pad nitride,垫氮化层,pad oxide,垫氧化层,其余下半部是电容器构成部分，要尽量维持,垂,直延伸到深槽底部，以获得最大基板面积（见图,7,）,。,导角大小决定于蚀刻气体,HBR,（溴化氢）,/NF3/O2,中的,O2,分压，及晶圆表面的温度。,O2,与,Si,反应的生成物会覆在沟壁上，减小沟孔的尺寸，形成导角。而生成物的多少决定于反应时晶圆上的温度。,Photoresist,光刻胶,Anti Reflect Coating,防反射涂层,mask oxide,氧化物掩膜,pad nitride,垫氮化层,pad oxide,垫氧化层,氧化物掩膜,垫氮化层,垫氧化层,P,型衬底,防反射涂层,光刻胶,深槽刻蚀制程,原则,O2,含量及晶圆温度愈高，导角角度愈大。深槽深度的极限是决定于所谓的递减效应（,lAG Effect,），也就是蚀刻率会随深度增加而递减，直到蚀刻率等于零。这种现象造成深槽深度与蚀刻时间无关，而决定于蚀刻开始时的,cd,大小。以目前机台设备的能力，可达到宽深比,50,以上，足以应付到,1Gb DRAM,以后的时代。在去除硬光罩之后，深槽清洗是另一个重要步骤。一般是用含有,HF/EG,（乙二醇）,的混酸，与沟壁有完全的润湿性（,wetability,），并可去除蚀刻反应的生成物。由于深槽内壁在清洗后会略为扩大，混酸的另一功能是能将保护底材的氮化硅（,Silicon nitride,）在水平方向回蚀一些，避免形成氮化硅层,突出部分,，影向后制程多晶硅的填入。,2.,电容介电层及上下基板制程,深槽时代器制造的第,2,阶段包括上下基板，,NO,介电质，及项圈氧化硅绝缘层的形成。其制程流程由图,7,12,说明。首先在深槽壁的周围底材上形成一层,n,埋藏基板,BP,（,BURIED PlATE),做为时代器的下基板。,形成的方法是先以,LP,CVD,方式沉积砷掺杂氧化硅在深槽内壁（见图,8,），再以光阻回蚀方式将上方约,1,5m,的砷氧化硅去除，使生成,BP,的区域远离电晶体元件的工作区域（见图,9,）。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,pad nitride,垫氮化层,pad oxide,垫氧化层,之后，再以,LPCVD,方式填入一层,TEOS,四乙基原硅酸盐（,tetraethyl orthosilicate,）,覆盖层（,CAP LAVER,）以防止掺杂向外扩散。经过回火处理后，砷氧化硅的掺杂扩散到底材内，形成电容器的下基板（见图,10,）。在去除深槽壁砷氧化硅之后，进行,NO,介电层沉积。沉积之前先以湿蚀刻方式将沟壁内所有氧化物去除，再进入炉管内以,in,Situ,（原位）,氮化法，用,NH3,及,N2,将沟壁上的原始氧化层（,native Oxide,）转为氮氧化物（,Sion,）。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,pad nitride,垫氮化层,pad oxide,垫氧化层,再接着以,LP,CVD,方式沉积,Si3N4,介电质，并以再氧化（,RE,Oxidation,）修补氮化物表面的缺陷。最后再将,N,DOPED,（,N,掺杂）,多晶硅填入深槽中，形成,NO,电容器（见图,11,）。这个阶段的最后步骤是形成项圈氧化硅绝缘层。对于,16Mb,以上高密度记忆体阵列，电容器和电晶体元件的水平距离愈靠近，甚至部分区域相互重迭。为避免相互干扰，项圈氧化层提供了垂直方向与电晶体元件的隔离，并与,Sti,连接，形成记忆体单位元件之间绝缘层的一部分。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,pad nitride,垫氮化层,pad oxide,垫氧化层,制程步骤首先将多晶硅蚀刻至,P,well,的下方，称为,Recess,（凹槽）,1,，再以湿蚀刻去除,NO,介电层部分，并以热氧化方式修补沟壁上电浆蚀刻损伤。项圈氧化硅以,CVD,方式沉积,TEOS,，加上回火处理使致密化（,Densification,），最后再以蚀刻方式将表面氧化硅去除，形成侧壁（,Sidewall),项圈氧化硅绝缘层（图,12,）。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,pad nitride,垫氮化层,pad oxide,垫氧化层,多晶硅填充物,垫氮化层,垫氧化层,P,型衬底,TEOS,覆盖层,+,回火处理,N,DOPED,多晶硅,项圈氧化硅绝缘层,电容电介质及上下基板的制程,3.,埋藏式连接带,BEST,（,buried strap,）的形成,记忆体元件的读写路径是靠一层连接带（,Strap,）连接电容器基板与电晶体源极。连接带的形成由,4Mb,的平面式,SS,，演进为,3D SS,，再进入,256 Mb,的,BEST,埋藏式连接带。,BEST,制程流程示意图。首先将第二次填入深槽内的导电多晶硅（,Poly II,）蚀刻到底材以下约,120 nm,（见图,13,）称为,Recess,（凹槽）,2,，建立,BEST,的底部，为确保,BEST,与源极之间的通路，先以倾斜角度的离子植入（,BS implant,）在底材做,n,DOPANT,（掺杂物）,的植入，之后以湿蚀刻将,Recess,2,周围的项圈氧化硅去除，暴露出底材（见图,14,）,。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,cap oxide,帽氧化层,doped oxide,掺杂氧化层,pad nitride,垫氮化层,pad oxide,垫氧化层,UNDOPED,或,DOPED,的多晶硅（,BS Poly,）在第,3,次填入深槽之前，在炉管内通入微量氧气以对底材暴露的,BEST,界面形成一层薄的氧化层，阻止底材缺陷及差排的移动所造成的漏电。填入之后，以,cmP,化学机械平坦化,方式将表面的多晶硅移除（见图,15,，,16,）。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,cap oxide,帽氧化层,doped oxide,掺杂氧化层,pad nitride,垫氮化层,pad oxide,垫氧化层,最后再以蚀刻方式将多晶硅表面移到底材下方,50 nm,（,Recess,3,），决定,BEST,的上方界面（见图,17,）。,BEST,本身的导电性来自于下方,Poly II DOPANT,的扩散。,Recess,2,及,Recess,3,的相对深度决定了,BEST,与源极界面的阻抗，而,Recess,3,上方到晶圆表面的区域会在,Sti,氧化层形成时做为电容器与其上方字位线之间的隔离层。这两个蚀刻制程是,BEST,中的关键步骤。用,BEST,在底材下方连接电容器基板与电晶体源极可以大幅缩小记忆体单位元件面积，及改进晶圆平坦化效果。而它的缺点是对元件,Vt,的影响。深槽,CD,的大小，,BS,离子植入深度，及湿蚀刻制程等等，都会改变,Channel length,导致,Vt,的不稳定性。这也是未来可能限制深槽式电容器应用在,4Gb DRAM,以上的主要障碍。,Poly Si Fill,多晶硅填充物,Collar oxide,项圈氧化层,ono dielectric,洋子介电层,cap oxide,帽氧化层,doped oxide,掺杂氧化层,pad nitride,垫氮化层,pad oxide,垫氧化层,BS implant,BS Poly,Buried Strap,埋藏式连接带,BS,的形成,垫氮化层,垫氧化层,P,型衬底,展望未来进入,90 nm,以下,Gb DRAM,的时代交替中，深槽电容器记忆体将面临几个重要技术瓶颈的挑战：,（,1,）深槽蚀刻的宽深比能力需达到,60,以上。,（,2,）高浓度的掺杂能够填入并扩散到深槽侧壁上，压抑,DEPlETION,并且不能产生,SEAMS,及,VOIDS,。例如气相掺杂技术开发（,GAS PHASE Doping),。,（,3,）电容介质的等效厚度要接近,3 nm,。如同堆迭式电容器记忆体技术蓝图，无可避免的要面对新电容介质的使用（,Alumina,HSG),。,（,4,）,BEST,制程的,Vt,控制能力，及等比缩小的能力（,Scalability,）。垂直式电容器（,Vertical Buried Strap trench,veri BEST,）制程已在,0,11m,时代验证，预计将应用于,75 nm,以下,4Gb DRAM,量产。这是一个革命性的晶格设计，可以突破,8F2,的晶格设计瓶颈。,嵌入式记忆体的最大挑战就是,DRAM,及,logic,元件在闸门的制程整合。,DRAM,强调高密度，位元线接触窗及,S/D,的制程注重低漏电，而,logic,注重速度，常应用双闸门,金属化闸门及,S/D,制程。这两种不同需求造成闸氧化层厚度，闸门材质结构，及,S/D,材质的不同。综上所述，深槽电容器对嵌入式,DRAM,造成的制程整合问题较少，困难度较低，只要依据嵌入式,DRAM,应用产品的特性，适当调整元件速度、密度、,Retention time,、功率及制造成本之间的平衡，深槽电容器记忆体技术将广泛的用在未来嵌入式,DRAM,的产品中。,展望,Thank,！,The end,