数字集成电路简介

单击此处编辑母版标题样式A,单击此处编辑母版文本样式A,第二级,第三级,第四级,第五级,*,9/15/2024 5:15 AM,数字集成电路设计,2011,第1章 引论,许晓琳 (,xu.,),课程教材,Digital Intergrated Circuits A Design Perspective(2nd Edition),J.M.Rabaey等著,清华大学出版社影印版,数字集成电路 电路、系统与设计(第二版),周润德等译,电子工业出版社中文版,2,课程内容,基础部分,数字集成电路介绍（第一章）,CMOS 器件（第三章、第四章）,电路部分,CMOS反相器（第五章）,CMOS组合逻辑单元（第六章）,CMOS时序逻辑单元（第七章）,系统部分,时序（第十章） 和互连安排（第九章）,算术逻辑运算单元（第十一章）,存储器和可编程逻辑阵列（第十二章）,设计方法学（第八章）,3,参考教材,CMOS超大规模集成电路设计(第三版),N.H.E.Weste等著,中国电力出版社中文版,4,本章重点,数字电路设计进展,数字电路设计中有待解决的问题,如何衡量设计质量,5,1.1 历史回顾,世界上已知的第一个自动计算器Babbage的Difference Engine I (1832) 的工作部件,25000个机械部件,总成本为17470英镑,6,ENIAC第一台完整的计算机,80英尺长，8.5英尺高以及几英尺宽，并含有18000个真空管,7,第一个晶体管，Bell实验室，1947,8,晶体管的三位发明人：,肖克利（W. Schokley ）,巴丁（ J. Bardeen ）,布拉顿（ W. Brattain ）,获得1956年Nobel物理奖,9,第一个集成电路，Jack Kilby，德州仪器，1958,10,集成电路的发明人：,基尔比（ Jack Kilby ）,获得2000年Nobel物理奖,11,1969年，法庭判决基尔比和诺伊斯为集成电路的共同发明人，集成电路的专利权属于基尔比，集成电路内部连接技术的专利属于诺伊斯,12,晶体管革命,TTL,1947年：晶体管（Bardeen/Bell Lab）,1949年：双极型晶体管（Schockley）,1956年：数字逻辑门（Harris）,1960年：商用IC逻辑门（Fairchild）,1962年：TTL系列（ Beeson/Fairchild ）,1974年：ECL高速系列（Masaki）,1972年：I,2,L低功耗高密度系列（Hart）,功耗/集成度双极型让位于MOS,13,晶体管革命,MOS,1925年：IGFET（Lilienfeld）,缺乏对材料的了解和栅稳定性问题,1963年：CMOS逻辑门（Wanlass）,工艺复杂性,1970年：PMOS计算器,1970年：NMOS存储器,高密度：4Kbit,1972/74年：NMOS微处理器,高速：Intel 4004/8080,功耗NMOS让位于CMOS,14,集成电路的概念,Integrated Circuit，缩写IC,通过一系列特定的加工工艺，将晶体管、二极管等有源器件、电容和电阻等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能,15,Vdd,A,B,Out,集成电路,集成电路的内部电路,16,集成电路的分类,划分依据,分类,结构,双极型（NPN/PNP）、MOS型（PMOS/NMOS/CMOS)、,BIMOS型（BiMOS/BiCMOS）,规模,SSI、MSI、LSI（Small、Medium、Large）,VLSI（Very Large Scale IC：超大）,ULSI （Ultra Large Scale IC：特大）,GSI （Gigantic Scale IC：巨大）,功能,数字IC（组合/时序）,模拟IC（线性/非线性）,模数混合IC,应用领域,通用IC、专用IC,17,划分集成电路规模的标准,* 每块集成电路芯片中包含的元器件数目叫做集成度,18,1.2 数字IC设计中的问题,Electronics,April 19, 1965.,摩尔定律,1965年，Gordon Moore预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长),19,A. 逻辑IC复杂程度的趋势 B. 存储器复杂程度的趋势,图1.2 逻辑IC和存储器集成复杂程度随时间发展的趋势,20,图1.3 微处理器晶体管数目的增长历史,21,图1.4 21世纪初期微处理器性能的发展趋势,22,A. 4004微处理器 B. Pentium 4微处理器,图1.5 Intel 4004(1971)和奔腾4(2000)微处理器设计方法的比较,设计方法的比较,23,n+,n+,S,G,D,+,DEVICE,CIRCUIT,GATE,MODULE,SYSTEM,数字电路设计的抽象层次,抽象,即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。,24,例题1.1 时钟对系统设计的挑战,(V),t,(nsec),(a),理想时钟波形,寄存器,寄存器,Out,时,钟,偏,差,(b),两个串联的寄存器,时钟偏差,时间,3,2,1,0,Out Out,(c),模拟得到的波形,3,2,1,0,V,( 伏特 ),V,( 伏特 ),25,例题1.2 电源分布网络对系统设计的挑战,功能块A,功能块B,功能块A,功能块B,A. 布线通过功能块 B. 布线绕过功能块,26,1.3 数字设计的质量评价,集成电路的成本,功能性和稳定性,性能,功耗和能耗,为了保证整个设计层次中定义的一致性，我们采用了从下而上的设计方法：,从定义一个简单反相器基本的质量评定标准开始，并逐渐将它们扩展到如逻辑门、模块和芯片这些更为复杂的功能,27,1.3.1 IC的成本,固定成本（非重复性费用）,与销售量无关,设计所花费的时间和人工,受设计复杂性、设计技术难度以及设计人员产出率的影响,对于小批量产品，起主导作用,可变成本 （重复性费用）,与产品的产量成正比,直接用于制造产品的费用,包括产品所用部件的成本、组装费用以及测试费用,28,单个芯片,From,图1.9 已完成的圆片。,每个小方块代表一个芯片,29,例题1.3 芯片成品率,假设有一个12英寸的圆片，芯片尺寸为2.5cm,2,，1个缺陷/cm,2,，,=3。确定该CMOS工艺生产的成品率。,本例中有252个功能可能合格的芯片，芯片成品率为16。,说明：面积小是一个数字逻辑门希望具有的特性,简单化和规则化是成本要求严格的设计所具有的一个重要特性,30,1.3.2 功能性和稳定性,噪声, 在逻辑节点上不希望发生的电压和电流的变化,两条并排放置的导线之间,耦合电容,- 其中一条导线上电压的变化会影响相邻导线上的信号,耦合电感,- 其中一条导线上电流的变化会影响相邻导线上的信号,电源线和地线上的噪声,会影响该门的信号电平,v(t),i(t),V,DD,说明：噪声是数字电路工程中一个主要关注的问题。如何克服所有这些干扰是高性能数字电路设计所面临的主要挑战之一。,31,静态特性,一个门的稳态参数 ,静态特性, 衡量了该电路对制造过程中发生偏差和噪声干扰的稳定性,数字电路对逻辑（或布尔）变量进行操作 x,0,1,把一个,额定电平,与每个逻辑状态相联系就可以把这个电压转变成一个离散变量：,1,V,OH,and 0,V,OL,V,OH,和V,OL,两个电平之间的差称为,逻辑,或,信号摆幅,V,sw,V(y),V(x),32,电压传输特性(VTC),out,in,V,in,V,out,f,V,OH,= f (V,OL,),V,OL,V,OH,V,out,=V,in,开关阈值电压,V,M,V,OL,= f (V,OH,),V,M,= f(V,M,),说明：V,M,在研究时序电路时特别有意义,33,可接受的高电压和低电压的区域分别由V,IH,和V,IL,电平来界定，它们代表了VTC增益等于-1的点,V(x),V(y),斜率,= -1,斜率,= -1,V,OH,V,OL,V,IL,V,IH,1,0,不确定区,V,OH,V,OL,V,IL,V,IH,A. 电压与逻辑电平之间的关系 B. V,IH,和V,IL,的定义,图1.12 逻辑电平映射至电压范围,说明：为了确保电路正确工作，稳态信号应当避开不确定区,34,噪声容限,应当使“0”和“1”的区间越大越好,不确定区,1,0,门输出,门输出,V,OH,V,IL,V,OL,V,IH,高电平噪声容限,低电平噪声容限,NM,H,= V,OH,- V,IH,NM,L,= V,IL,- V,OL,Gnd,V,DD,V,DD,Gnd,说明：为使一个数字电路能工作，噪声容限应当大于零，并且越大越好,35,再生性,再生性,保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。,v,0,v,1,v,2,v,3,v,4,v,5,v,6,v,0,v,2,v,1,例题1.4 再生性,CMOS反相器链的模拟响应,36,再生性的条件,一个门的VTC应当具有一个增益绝对值,大于1,的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当,小于1,in = out,in = finv(out),v,0,v,1,v,2,v,3,v,4,v,5,v,6,v,0,v,1,v,2,v,3,f(v),finv(v),v,0,v,1,v,2,v,3,f(v),finv(v),A. 具有再生性的门 B. 不具有再生性的门,37,抗噪声能力,噪声容限描述的是一个电路克服噪声源影响的能力,抗噪声能力,则表明系统在噪声存在的情况下正确处理和传递信号的能力,噪声源与信号节点间的传递函数比1要小许多。不具备这一特性的电路则对噪声很敏感。,为了研究一个门的抗噪声能力，需要规定各个噪声源的噪声指标，即分配给不同噪声源各自所允许的噪声大小,对于好的抗噪声能力，信号摆幅和噪声容限必须足够大以克服固定噪声的影响,对于内部噪声源的敏感性基本取决于门对噪声的抑制能力，即比例因子g,j,38,方向性,门必须是单向的，也就是说一个输出电平的变化不应当出现在同一电路的任何一个并未改变的输入上,实际实现的门不可能具有完全的单向性,措施：如何将这些变化减到最小，使它们不会影响输入信号的逻辑电平,39,扇入和扇出,扇出 连接到驱动门输出端的负载门的数目,扇出较大时，所加负载会使驱动门的动态特性变差,库单元定义,最大扇出数,以保证其静态和动态特性都满足规定的技术要求,扇入 该门输入的数目,扇入较大时，门的静态和动态特性都变差,N,M,40,理想数字门,在过渡区有无限大的增益,门的阈值位于逻辑摆幅的中点,高电平和低电平噪声容限均等于这一摆幅的一半,输入和输出阻抗分别为无穷大和零,V,out,V,in,R,i,=,R,o,= 0,Fanout =,NM,H,= NM,L,= V,DD,/2,g = -,41,例题1.5 电压传输特性,一个实际的早期门结构的例子,NM,H,V,in,(V),NM,L,V,M,0.0,1.0,2.0,3.0,4.0,5.0,1.0,2.0,3.0,4.0,5.0,V,out,(V),分析：所观察到的传输特性与理想特性相差甚远,42,1.3.3 性能,t,V,out,V,in,输入波形,输出波形,t,p,= (,t,pHL,+,t,pLH,)/,2,传播延时,t,50%,t,pHL,50%,t,pLH,t,f,90%,10%,t,r,信号斜率,V,in,V,out,图1.19 传播延时、上升和下降时间的定义,43,传播延时,定义了一个门对输入端信号变化的响应有多快,表示一个信号通过一个门时所经历的时间,定义为输入和输出波形的50%翻转点之间的时间,与电路工艺和拓扑连接有关，与门的I/O信号斜率有关,上升时间和下降时间,用来衡量单个信号波形,表明了信号在不同电平之间的翻转有多快,在波形的10%和90%点之间,很大程度上取决于驱动门的强度以及它所承受的负载,44,图1.20 用于测量传播延时的环振,注意：环振是理想化的电路，其每个门的扇入和扇出都为1且寄生负载最小，而实际电路中，扇入和扇出都较大且不能忽略互连线的延时,45,R,C,v,in,v,out,v,out,(t) = (1 e,t/,)V,其中，, = RC,到达 50% 点的时间：,t = ln(2) = 0.69 ,从10%到达 90% 点的时间：,t = ln(9) = 2.2 ,例题1.6 一阶RC网络的传播延时,数字电路常被模拟成一阶RC网络,注意：应当记住这些数字，因为它们经常被用到,46,1.3.4 功耗和能耗,设计电路的功耗决定了每个操作消耗多少能量以及电路耗散多少热量,电源线尺寸 (由峰值功耗P,peak,决定),电池寿命（由平均功耗P,av,决定）,封装和冷却要求等,两个重要组成部分：静态和动态,动态功耗,由于对电容充电以及在电源和地之间有一暂时的电流通路造成的，因此正比于开关频率,静态功耗,由在电源和地之间的静态导电通路或由漏电流引起的,一个门的传播延时和功耗有关,传播延时主要是由一给定数量的能量能存放在栅电容上的速度来决定的,能量的传送越快（或者说功耗越大）则门越快,47,对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。,功耗-延时积,(PDP)-门的每次开关事件所消耗的能量,一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为,能量-延时积,(EDP) = 功耗-延时积,2,例题1.7 一阶RC网络的能量损耗,由信号源传送的总能量（从过渡开始到结束）：,E,in,=CV,2,在过渡结束时所传送的能量中有多少存储在电容器上：,E,C,=CV,2,/2,R,C,v,in,v,out,48,END,49,