数字电子钟的设计课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,一、设计任务书,项目六 数字电子钟的设计,1.,具有时、分、秒计时及显示；,计时范围：,00,时,00,分,00,秒,- 23,时,59,分,59,秒,2.,具有手动校时、校分功能；,3.,能整点报时；,从,59,分,51,秒开始，逢单响一下,(,持续,1,秒,),，前,4,响频率为,500Hz,，最后,1,响频率为,1000Hz,。也可逢双响。,4.,星期指示功能（星期,1 -,星期日）；,5.,脉冲信号发生（,1Hz,、,512Hz,、,1024Hz,）。,一、设计任务书项目六 数字电子钟的设计1. 具有时、分、秒计,二、设计步骤,项目六 数字电子钟的设计,二、设计步骤项目六 数字电子钟的设计,秒信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟通常用晶体振荡器产生的脉冲经过整形、分频获得1,Hz,、,512 Hz,、,1024 Hz,的秒脉冲。,1秒信号发生器,项目六 数字电子钟的设计,秒信号发生器是数字电子钟的核心部分，它的精度和稳定度决,CD4060,管脚：,1. 8Hz,2. 4Hz,3.,2Hz,4. 512Hz,5. 1024Hz,6. 256Hz,7. 2048Hz,9. 32768Hz,13. 64Hz,14. 128Hz,15. 32Hz,项目六 数字电子钟的设计,CD4060管脚：项目六 数字电子钟的设计,利用,555,定时器设计,注：鼓励同学们查阅资料、利用其他方法设计秒信号发生电路,项目六 数字电子钟的设计,利用555定时器设计注：鼓励同学们查阅资料、利用其他方法设计,秒、分计数器为,60,进制计数器，小时计数器为,24,进制计数器。实现这两种模数的计数器采用中规模十进制集成计数器。使用“置数法”或“清零法”以及利用计数器的级联方法，可实现任意进制的计数器。,项目六 数字电子钟的设计,2秒、分、时计数器设计,秒、分计数器为60进制计数器，小时计,首先将两片十进制集成计数器设置成十进制加法计数器，将第一片计数器的进位输出连到第二片计数器的进位输入，这样两片计数器最大可实现100进制的计数器。现要设计一个60进制的计数器，可利用“置数法”或“清零法”的方法实现。当计数器输出“2,Q,3,Q,2,Q,1,Q,0,、lQ,3,Q,2,Q,1,Q,0,=0110、0000”,时，通过门电路形成一置数脉冲，使计数器归零。此电路可作为秒、分计数器。,项目六 数字电子钟的设计,(1) 60,进制计数器,首先将两片十进制集成计数器设置成十进制加法计数,项目六 数字电子钟的设计,74LS290 2,5,10,进制计数器,(a),外引脚图,(b),逻辑符号,输出,CP,输入,异步置数,74LS290,引脚图及逻辑功能,项目六 数字电子钟的设计74LS290 2510进制计,74LS290,功能表,CP,1,-,Q,3,Q,2,Q,1,5,进制,CP,0,-,Q,0,2,进制,74LS290功能表 CP1-Q3Q2Q1 5进制,（,1,）二进制计数：将计数脉冲由,CP,0,输入，由,Q,0,输出,二进制计数器,计数顺序,计数器状态,CP,0,Q,0,0,0,1,1,2,0,返回,基本工作方式,（1）二进制计数：将计数脉冲由CP0输入，由Q0,（,2,）五进制计数：将计数脉冲由,CP,1,输入，由,Q,3,、,Q,2,、,Q,1,输出,五进制计数器,计数顺序,计数器状态,CP,1,Q,3,Q,2,Q,1,0,0 0 0,1,0 0 1,2,0 1 0,3,0 1 1,4,1 0 0,5,0 0 0,（2）五进制计数：将计数脉冲由CP1输入，由Q3,（,3,）,8421BCD,码十进制计数：将,Q,0,与,CP,1,相连,计数脉冲,CP,由,CP,0,输入,8421BCD,码十进制计数器,计数,计,数,器,状,态,顺序,Q,3,Q,2,Q,1,Q,0,0,0 0 0 0,1,0 0 0 1,2,0 0 1 0,3,0 0 1 1,4,0 1 0 0,5,0 1 0 1,6,0 1 1 0,7,0 1 1 1,8,1 0 0 0,9,1 0 0 1,10,0 0 0 0,二进制,五进制,（3） 8421BCD码十进制计数：将Q0与CP,（,4,）,5421BCD,码十进制计数：把,CP,0,和,Q,3,相连，计数脉冲由,CP,1,输入,5421BCD,码十进制计数器,计数,计,数,器,状,态,顺序,Q,0,Q,3,Q,2,Q,1,0,0 0 0 0,1,0 0 0 1,2,0 0 1 0,3,0 0 1 1,4,0 1 0 0,5,1 0 0 0,6,1 0 0 1,7,1 0 1 0,8,1 0 1 1,9,1 1 0 0,10,0 0 0 0,五进制,二进制,（4） 5421BCD码十进制计数：把CP0和Q,附：用级联（相当于串行进位）法实现,N,进制计数器的方法（异步）。,级联法实现更大容量计数器时，计数器的顺序如何？,这样构成的,N,进制计数器的计数状态将保留,M,1,进制计数器的特点。,附：用级联（相当于串行进位）法实现N进制计数, 构成七进制计数器,七进制计数器,先构成,8421BCD,码的,10,进制计数器；,再用脉冲反馈法，令,R,0B,Q,2,Q,1,Q,0,实现。,当计数器出现,0111,状态时，计数器迅速复位到,0000,状态，然后又开始从,0000,状态计数，从而实现,0000,0110,七进制计数。, 构成七进制计数器 七进制计数器 先构成8421B, 构成六进制计数器,（,b,）六进制计数器,先构成,8421BCD,码的,10,进制计数器；,再用脉冲反馈法，令,R,0A,Q,2,、,R,0B,Q,1,。,当计数器出现,0110,状态时，计数器迅速复位到,0000,状态，然后又开始从,0000,状态计数，从而实现,0000,0101,六进制计数。, 构成六进制计数器 （b）六进制计数器 先构成8,计数器的级联是将多个集成计数器（如,M,1,进制、,M,2,进制）串接起来，以获得计数容量更大的,N,（,=M,1,M,2,）,进制计数器。,一般集成计数器都设有级联用的输入端和输出端。,异步计数器实现的方法：低位的进位信号高位的,CP,端,先用级联法,再用脉冲反馈法,（,2,）构成大容量计数器,计数器的级联是将多个集成计数器（如M1进制、M2进制）串,例：利用两片,74LS290,构成,23,进制加法计数器。,图,7-22 74LS290,构成二十三进制计数器,先将两片接成,8421BCD,码十进制的,CT74LS290,级联组成,1010=100,进制异步加法计数器。,0010,0011,再将状态“,0010 0011,”,通过反馈与门输出至异步置,0,端，从而实现,23,进制计数器。,10,进制计数器的进位信号？,1001 0000,时,Q,3,有下降沿。,例：利用两片74LS290构成23进制加法计数器。 图7-2,二片,74LS290,可构成100以内的计数器,例：,60,进制计数器,六十分频输出,.,0110(6),0000(0),S,92,S,91,Q,3,Q,0,Q,2,Q,1,R,01,R,02,C,1,C,0,计数脉冲,S,92,S,91,Q,3,Q,0,Q,2,Q,1,R,01,R,02,C,1,C,0,十位,个位,两位十进制计数器（,100,进制）,项目六 数字电子钟的设计,二片74LS290可构成100以内的计数器例：60进制计数器,（,2,）,24,进制计数器,同理当个位计数状态为“,Q,3,Q,2,Q,1,Q,0,=0100,”，,十位计数器状态为“,Q,3,Q,2,Q,1,Q,0,=0010,”,时，要求计数器归零。通过把个位,Q,2,、,十位,Q,1,相与后的信号送到个位、十位计数器的置数端，使计数器复零，从而构成,24,进制计数器。,项目六 数字电子钟的设计,（2） 24进制计数器 同理当个位计数状态为“Q,二片,74LS290,可构成100以内的计数器,例：二十四进制计数器,二十四分频输出,.,0010(2),0100(4),S,92,S,91,Q,3,Q,0,Q,2,Q,1,R,01,R,02,C,1,C,0,计数脉冲,S,92,S,91,Q,3,Q,0,Q,2,Q,1,R,01,R,02,C,1,C,0,十位,个位,两位十进制计数器（,100,进制）,项目六 数字电子钟的设计,二片74LS290可构成100以内的计数器例：二十四进制计数,3,译码显示电路,译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。,用于驱动,LED,七段数码管的译码器驱动,LED,七段共阳极（共阴极）显示数码管。由,LED,七段数码管组成的一位数码显示电路。,若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。,注意应在译码器输出与数码管之间串联的,R,为限流电阻。,项目六 数字电子钟的设计,3译码显示电路项目六 数字电子钟的设计,数码管显示,共阳极数码管,必须要连接电阻，以防电流过大，烧坏二极管,数码管显示共阳极数码管必须要连接电阻，以防电流过大，烧坏二极,译码器,LT,RBI,BI/RBO,74LS247,七段译码器的管脚图：,74LS247,译码器的逻辑功能：,BI/RBO,LT,RBI,功 能,x,x,0,1,0,1,输出,1,x,0,1,1,灭灯（,a g,全为,1,）,灯测试（,a g,全为,0,）,灭零（输入,0,灭灯，,RBI=0,）,七段译码,译码器LTRBIBI/RBO74LS247七段译码器的管脚,数码管与译码器的连接：,小贴士,:,每一片译码器驱动一只数码管，因此秒、分、时的构成共需要六对数码管和译码器。,数码管与译码器的连接：小贴士:,4,校时电路,数字钟启动后,每当数字钟显示与实际时间不符时,需要根据标准时间进行校时。,校“秒”时，有两种方法：,（1）采用等待校时。将琴键开关,K1,按下，此时利用门电路封锁，使秒信号进入不到“秒计时器”中，此时暂停秒计时。当数字钟秒显示值与标准时间秒值相同时，立即松开,K1，,数字钟秒显示与标准时间秒计时同步运行，完成秒校时。,（2）采用清零（置零）校时，当将琴键开关,K1,按下，使得秒计数器置零，实现秒校时。,项目六 数字电子钟的设计,4校时电路 数字钟启动后,每当数字钟显示与实际时间不符,校“分”、“时”的原理比较简单，采用加速校时。例如分校时使用,G2,、,G3,、,G4,三与非门，当进行分校时时，按下琴键开关,K2,，,由于门,G3,输出高电平，秒脉冲信号直接通过,G2,、,G4,门电路被送到分计数器中，使分计数器以秒的节奏快速计数。当分计数器的显示与标准时问数值相符时，松开,K2,即可。当松开,K2,时，门电路,G2,封锁秒脉冲，输出高电平，门电路,G4,接受来自秒计数器的输出进位信号，使分计数器正常工作。同理，“时”校时电路与“分”校时电路工作原理完全相同。,项目六 数字电子钟的设计,校“分”、“时”的原理比较简单，采用加速校时。例如分校时,5.,整点报时电路设计,D,0,D,1,D,2,D,3,A,1,A,0,Y,C1,1D,1kHz,&,Q,3,Q,0,Q,2,Q,0,Q,3,Q,0,&,&,Q,2,Q,0,Q,0,&,分十位,分个位,秒十位,秒个位,秒个位,74LS153,项目六 数字电子钟的设计,5. 整点报时电路设计D0A1 A0YC11D1kHz&Q,项目六 数字电子钟的设计,项目六 数字电子钟的设计,74LS90,是,TTL,系列的十进制计数器，其内部由四个主从触发器和一些附加门电路组成，以提供一个,2,分频计数器和一个三级的二进制计数器。,此芯片有门控复零输入端及还有门控置,9,输入端。为了使用其最大计数长度，须将输出端,Q0,连到,B,输入端。计数输入脉冲加到输入端,A,上，则输出为,BCD,计数，见功能表,1,。若把,Q3,连接到输入端,A,上，输出则为二五混合进制。见表,2,。这时输入脉冲加在,B,端，在,Q0,的输出上可以得到一个十分频的方波。,计数器,项目六 数字电子钟的设计,74LS90是TTL系列的十进制计数器，其内部由四个主从触发,项目六 数字电子钟的设计,项目六 数字电子钟的设计,74LS90,功能表,清零,置,9,空脚,项目六 数字电子钟的设计,74LS90功能表清零置9空脚项目六 数字电子钟的设计,用两片,74LS90,组成两位十进制加法计数器，输入,1Hz,连续计数脉冲，进行由,0099,累加计数。,输出端接发光二极管（译码器的,A.B.C.D,）,A B C D,A B C D,用两片74LS90组成两位十进制加法计数器，输入1Hz连续计,设计一个数字钟秒位,6,进制计数器并进行实验。,与门（反馈归零法取,0110,）,译码器输入端,D C B A,设计一个数字钟秒位6进制计数器并进行实验。 与门（反馈归零法,用两片,74LS90,组成六十进制加法计数器，输入,1Hz,连续计数脉冲，进行由,0059,累加计数。,用两片74LS90组成六十进制加法计数器，输入1Hz连续,用两片,74LS90,组成二十四进制加法计数器，输入,1Hz,连续计数脉冲，进行由,0023,累加计数。,用两片74LS90组成二十四进制加法计数器，输入1Hz连续,计数器,74LS90,构成的,60,进制,计数器74LS90构成的60进制,计数器,74LS90,构成的,24,进制,计数器74LS90构成的24进制,秒 分 时进位脉冲的产生,秒和分的十位都为,6,进制，,B,、,C,同时为“,1”,时计数器清零，并且秒钟,到,分钟，分钟,到,小时产生进位脉冲。,由于,74LS90,计数器是,下降沿,触发，所以此时需要由,B,、,C,两位,与非,之后产生下降沿的进位脉冲。,秒 分 时进位脉冲的产生 秒和分的十位,调试步骤（一）,此时已经搭建完成时、分、秒的计数、译码、显示部分；,采用,信号发生器,产生,2,3Hz,脉冲接入“,秒,”的个位计数器的,CP,0,端，观察自己的时、分、秒走时是否正确；,计数、译码、显示电路正确工作之后，开始搭建,秒脉冲发生器,电路。,项目六 数字电子钟的设计,调试步骤（一）此时已经搭建完成时、分、秒的计数、译码、,秒脉冲发生器,晶振为,32768HZ,，通过,15,次二分频后可获得,1HZ,的脉冲输出。,秒脉冲发生器 晶振为32768HZ，通过15次二分频后可,调试步骤（二）,将晶振产生的频率经过分频之后得到的,1Hz,脉冲接入,秒钟个位的,74LS90,的,CP0,端,；,观察数字钟是否能够自动、正确走时；,如果电路一切正常，则开始搭建整点报时电路。,否则针对报时电路中的分频芯片,CD4060,和,D,触发器,74LS74,的各个管脚连线，以及晶振进行检查。,项目六 数字电子钟的设计,调试步骤（二）将晶振产生的频率经过分频之后得到的1Hz脉冲接,整点报时,(,五低一高,),5 9,0101 1001,5 4,0101 0100,74LS20,74LS08,74LS32,74LS04,0,0,0,0,整点报时(五低一高) 5 974LS20,