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第6 6章 时序逻辑电路 6.3.36.3.3 寄存器的应用实例 6.3.16.3.1 数码寄存器6.3.26.3.2 移位寄存器6.2 6.2 时序逻辑电路的分析 6.3 6.3 寄存器 6.1 时序逻辑电路概述8/4/20241整体概述THEFIRSTPARTOFTHEOVERALLOVERVIEW,P L E A S E S U M M A R I Z E T H E C O N T E N T第一部分复习触发器按触发方式分类？各自特点？触发器按逻辑功能分类？各自功能表？8/4/20243 定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。电路构成：存储电路（主要是触发器，必不可少）组合逻辑电路（可选）。时序逻辑电路的状态是由存储电路来记忆和表示的。第6 6章 时序逻辑电路时序逻辑电路的结构框图 8/4/20244按各触发器接受时钟信号的不同分类：同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。本章内容提要：时序逻辑电路基本概念、时序逻辑电路的一般分析方法；异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理；重点介绍几种中规模集成器件及其应用、介绍基于功能块分析中规模时序逻辑电路的方法。8/4/202456.2时序电路的分析方法分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下：(1)写相关方程式。根据给定的逻辑电路图写出电路中各个触发器的时钟方程、驱动方程和输出方程。时钟方程：时序电路中各个触发器CP脉冲的逻辑关系。驱动方程：时序电路中各个触发器的输入信号之间的逻辑关系。输出方程：时序电路的输出Z=f（A，Q），若无输出时此方程可省略。8/4/20246(2)求各个触发器的状态方程。将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器的状态方程。(3)求出对应状态值。列状态表：将电路输入信号和触发器现态的所有取值组合代入相应的状态方程，求得相应触发器的次态，列表得出。画状态图（反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形）。画时序图（反映输入、输出信号及各触发器状态的取值在时间上对应关系的波形图）。(4)归纳上述分析结果，确定时序电路的功能。8/4/202476.2.1同步时序逻辑电路的分析举例例1分析如图5.1所示的时序电路的逻辑功能。解:(1)写相关方程式。时钟方程CP0=CP1=CP驱动方程J0=1K0=1J1=K1=图图61 61 时序电路时序电路8/4/20248输出方程Z=Q1Q0(2)求各个触发器的状态方程。JK触发器特性方程为Qn+1=将对应驱动方程分别代入特性方程，进行化简变换可得状态方程：8/4/20249(3)求出对应状态值。列状态表：列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表5.1所示。画状态图如图5.2（a）所示，画时序图如图5.2（b）所示。8/4/202410图6.2时序电路对应图形(a)状态图；(b)时序图8/4/202411CPZ0001001 1001011111000 表表6.1 6.1 状态表状态表(4)归纳上述分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。8/4/202412从图6.2（a）所示状态图可知：随着CP脉冲的递增,不论从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进入同一个循环过程，而且此循环过程中包括四个状态，并且状态之间是递增变化的。当Q1Q0=11时，输出Z=1；当Q1Q0取其他值时，输出Z=0;在Q1Q0变化一个循环过程中，Z=1只出现一次，故Z为进位输出信号。综上所述，此电路是带进位输出的同步四进制加法计数器电路。8/4/2024136.2.2异步二进制加法计数器 必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。）组成二进制加法计数器时，各触发器应当满足：每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）；当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。8/4/202414图6-33位异步二进制加法计数器仿真（1）JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发）电路组成 工作原理8/4/202415计数器的状态转换表表6-23位二进制加法计数器状态转换表CP顺序Q2Q1Q0等效十进制数0000010011201023011341004510156110671117800008/4/202416时序图图6-43位二进制加法计数器的时序图8/4/202417状态转换图图6.53位二进制加法计数器的状态转换图圆圈内表圆圈内表示示Q Q2 2Q Q1 1Q Q0 0的状态的状态 用箭头表用箭头表示状态转示状态转换的方向换的方向 8/4/202418结论如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。8/4/202419异步二进制计数器的构成方法可以归纳为：N位异步二进制计数器由N个计数型（T）触发器组成。若采用下降沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出若采用上升沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。8/4/202420异步二进制计数器的优点：电路较为简单。缺点：进位（或借位）信号是逐级传送的，工作频率不能太高；状态逐级翻转，存在中间过渡状态。状态从111000的过程？1111101000008/4/2024211.1.寄存器通常分为两大类：6.3 6.3 寄存器 数码寄存器：存储二进制数码、运算结果或指令等信息的电路。移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。2.组成：触发器和门电路。一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。8/4/2024223.3.寄存器应用举例：(1)运算中存贮数码、运算结果。(2)计算机的CPU由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。4.寄存器与存储器有何区别?寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。）存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）8/4/202423数码寄存器具有接收、存放、输出和清除数码的功能。在接收指令（在计算机中称为写指令）控制下，将数据送入寄存器存放；需要时可在输出指令（读出指令）控制下，将数据由寄存器输出。6.3.16.3.1数码寄存器图6-6 单拍工作方式的数码寄存器1 1由D D触发器构成的数码寄存器（1）电路组成 CPCP：接收脉：接收脉冲（控制信冲（控制信号输入端号输入端)输出端输出端 数码输数码输入端入端 8/4/202424（2）工作原理当CP时，触发器更新状态，Q3Q2Q1Q0=D3D2D1D0，即接收输入数码并保存。单拍工作方式：不需清除原有数据，只要CP一到达，新的数据就会存入。常用4D型触发器74LS175、6D型触发器74LS174、8D型触发器74LS374或MSI器件等实现。8/4/2024252 2由D D型锁存器构成的数码寄存器（1）锁存器的工作原理图5-7 锁存器 送数脉冲送数脉冲CPCP为锁存为锁存控制信号输入端，控制信号输入端，即使能信号（电平即使能信号（电平信号）信号）。工作过程：当CP=0时，Q=D，电路接收输入数据；即当使能信号到来（不锁存数据）时，输出端的信号随输入信号变化；当CP=1时，D数据输入不影响电路的状态，电路锁定原来的数据。即当使能信号结束后（锁存），数据被锁住，输出状态保持不变。8/4/202426（2 2）集成数码锁存器）集成数码锁存器74LS37374LS373图6-88D型锁存器74LS373(a)外引脚图(b)逻辑符号8/4/202427表6-38D型锁存器74LS373功能表8/4/2024286.3.26.3.2移位寄存器移位寄存器除了具有存储数码的功能外，还具有移位功能。移位功能：寄存器中所存数据，可以在移位脉冲作用下逐位左移或右移。在数字电路系统中，由于运算（如二进制的乘除法）的需要，常常要求实现移位功能。8/4/202429图6-94位右移位寄存器1单向移位寄存器单向移位寄存器，是指仅具有左移功能或右移功能的移位寄存器。（1）右移位寄存器电路组成串行输入串行输入同步时序逻同步时序逻辑电路辑电路 8/4/202430工作过程（仿真运行图5-9电路。）将数码1101右移串行输入给寄存器（串行输入是指逐位依次输入）。在接收数码前，从输入端输入一个负脉冲把各触发器置为0状态（称为清零）。状态表表6-44位右移位寄存器状态表CP顺序输 入DSR输 出Q0Q1Q2Q30100001110002011003101104010115001016000107000018000008/4/202431时序图图6-104位右移位寄存器时序图并行输出并行输出串行输出串行输出8/4/202432图6-114位左移位寄存器（2）左移位寄存器串行串行输入输入异步异步清零清零 8/4/202433工作过程（仿真运行图5-11电路。）将数码1011左移串行输入给寄存器。在接收数码前清零。状态表表6-54位左移位寄存器状态表CP顺序输 入DSR输 出Q0Q1Q2Q30100001000012100103101014010115001106011007010008000008/4/202434时序图。图6-124位左移位寄存器时序图并行输出并行输出串行输出串行输出8/4/2024352集成双向移位寄存器在单向移位寄存器的基础上，增加由门电路组成的控制电路实现。74LS194为四位双向移位寄存器。与74LS194的逻辑功能和外引脚排列都兼容的芯片有CC40194、CC4022和74198等。图6-13双向移位寄存器74LS194（a）外引脚图（b）逻辑符号8/4/202436表6-674LS194功能表结论：清零功能最优先（异步方式）。计数、移位、并行输入都需CP的到来（同步方式）8/4/202437工作方式控制端M1M0区分四种功能。M1M0功能00保持01右移10左移11并行置数8/4/2024386.3.3 6.3.3 寄存器的应用实例数据显示锁存器；序列脉冲信号发生器；数码的串并与并串转换；构成计数器图6-14 2位数据显示锁存器 1数据显示锁存器在许多设备中常需要显示计数器的计数值，计数值通常以8421BCD码计数，并以七段数码显示器显示。问题：如果计数器的计数速度高，人眼则无法辨认显示的字符。措施：在计数器和译码器之间加入锁存器，就可控制数据显示的时间。若锁存信号C1时，计数器的输出数据可通过锁存器到达译码显示电路；若锁存信号C0时，数据被锁存，译码显示电路稳定显示锁存的数据。8/4/2024392序列脉冲信号发生器序列脉冲信号是在同步脉冲的作用下，按一定周期循环产生的一组二进制信号。如111011101110，每隔4位重复一次1110，称为4位序列脉冲信号。序列脉冲信号广泛用于数字设备测试、通信和遥控中的识别信号或基准信号等。图6-158位序列脉冲信号产生电路M1M0=01，为右移方式，Q3经非门接DSR，同时Q3作为OUT。首先令CR0，输出端全为零，则DSR为1；CP，DSR数 据 右 移，Q3的 输 出 依 次 为0000111100001111。电路产生的8位序列脉冲信号为00001111。图6-168位序列脉冲信号发生器输出波形8/4/2024403.顺序脉冲发生器(1)顺序正脉冲8/4/202441（2）顺序负脉冲8/4/202442图6.17用74194构成的扭环形计数器（3）用74194构成的扭环形计数器 8/4/202443作业题P160P1606.16.16.46.46.56.58/4/2024446.4.26.4.2同步非二进制计数器6.4.1 6.4.1 二进制计数器6.4 6.4 计数器 6.4.36.4.3中规模集成计数器及应用8/4/202445复习时序逻辑电路的特点？寄存器分类？位二进制数码需几个触发器来存放？8/4/202446计数器：用以统计输入时钟脉冲CP个数的电路。计数器的分类：6.4 6.4 计数器 1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。二进制计数器是结构最简单的计数器，但应用很广。8/4/2024472按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。3按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。8/4/2024486.4.16.4.1二进制计数器 同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。1同步二进制加法计数器（1）设计思想：所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。8/4/202449图6-154位同步二进制加法计数器T0=J0=K0=1T1=J1=K1=Q0T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q0电路如图电路如图6.156.15所示所示8/4/202450表6-64位二进制加法计数器的状态转换表CP顺序Q3Q2Q1Q000000100012001030011401005010160110701118100091001101010111011121100131101141110151111160000T0=J0=K0=1T1=J1=K1=Q0T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q08/4/202451图6-164位同步二进制加法计数器的时序图8/4/2024522同步二进制减法计数器同步二进制计数器电路如图5.17所示。图6.17同步二进制计数器8/4/202453l分析过程:l(1)写相关方程式。l时钟方程lCP0=CP1=CP2=CPll驱动方程：lJ0=1 K0=18/4/202454(2)求各个触发器的状态方程。JK触发器特性方程为将对应驱动方程式分别代入JK触发器特性方程式，进行化简变换可得状态方程：8/4/202455表表6.7 6.7 同步计数器的状态表同步计数器的状态表(3)求出对应状态值。列状态表如表6.7所示。画状态图如图6.18（a）所示，画时序图如图5.18（b）所示。0001111111101101011011001000110110100100010010008/4/202456图图 6.18 6.18 同步计数器状态图同步计数器状态图(a)(a)状态图；状态图；(b)(b)时序图时序图8/4/202457(4）归纳分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从状态图可知随着CP脉冲的递增,触发器输出Q2Q1Q0值是递减的,且经过八个CP脉冲完成一个循环过程。综上所述，此电路是同步三位二进制（或一位八进制）减法计数器。从图5.18（b）所示时序图可知：Q0端输出矩形信号的周期是输入CP信号的周期的两倍，所以Q0端输出信号的频率是输入CP信号频率的1/2，对应Q1端输出信号的频率是输入CP信号频率的1/4，因此N进制计数器同时也是一个N分频器，谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的N分之一。8/4/202458表表6.8 6.8 同步二进制计数器的连接规律同步二进制计数器的连接规律(5).同步二进制计数器的连接规律和特点同步二进制计数器般由JK触发器和门电路构成，有N个JK触发器，就是N位同步二进制计数器。具体的连接规律如表5.8所示。CP0=CP1=CP(n-1)=CP(CP)(n个触发器)加法计数J0=K0=1Ji=Ki=Q(i-1)Q(i-2)Q0(n-1)i1)减法计数J0=K0=1(n-1)i1)8/4/2024596.4.2.同步非二进制计数器例2分析图6.19所示同步非二进制计数器的逻辑功能。图6.19同步非二进制计数器8/4/202460解(1)写相关方程式。时钟方程CP0=CP1=CP2=CP驱动方程k0=18/4/202461(2)求各个触发器的状态方程：(3)求出对应状态值。列状态表。列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表，如表5.9所示。8/4/202462表表6.9 6.9 状态表状态表cp0000010010100100110111001000001010101100101110008/4/202463图图6.20 6.20 同步计数器对应图形同步计数器对应图形（a a）状态图）状态图;（b b）时序图时序图画状态图如图6.20（a）所示，时序图如图6.20（b）所示。8/4/202464(4)归纳分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从表6.9所示状态表可知：计数器输出Q2Q1Q0本应有八种状态000111。但根据特性方程分析可知，随着CP脉冲的递增,触发器输出Q2Q1Q0会进入一个有效循环过程，此循环过程包括了五个有效输出状态，其余三个输出状态为无效状态，如图5.17（a）状态图所示，所以要检查该电路能否自启动。8/4/202465检查的方法是：不论电路从哪一个状态开始工作，在CP脉冲作用下，触发器输出的状态都会进入有效循环圈内，此电路就能够自启动；反之，则此电路不能自启动。综上所述，此电路是具有自启动功能的同步五进制加法计数器。8/4/2024666.4.3集成计数器介绍集成计数器种类很多，有同步的，也有异步的。集成计数器功能比较完善，一般设有更多的附加功能，适用性强，使用也更方便。1.异步集成计数器74290二-五-十进制异步加法计数器74290的电路结构如图6.21所示。8/4/202467图图6.21 6.21 集成计数器集成计数器74LS29074LS290逻辑电路图逻辑电路图8/4/202468l逻辑功能示意图和引脚图如图6.22所示。lll图6.2274290的逻辑功能示意图和引脚图8/4/20246974LS290芯片的管脚排列如图6.22所示。其中，S9(1)、S9(2)称为置“9”端，R0(1)、R0(2)称为置“0”端；CP0、CP1端为计数时钟输入端，Q3Q2Q1Q0为输出端，NC表示空脚。74LS290逻辑功能如表5.8所示。置“9”功能：当S9(1)=S9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=1001，而(1001)2=(9)10，故又称异步置数功能。8/4/202470表表6.86.874LS29074LS290逻辑功能表逻辑功能表S9(1)S9(2)R0(1)R0(2)CP0CP1Q3 Q2Q1Q011100101101100000001S9(1)S9(2)=0R0(1)R0(2)cp00cpcpQ0Q3CP3二进制五进制8421十进制5421十进制置“0”功能：当S9(1)和S9(2)不全为1，并且R0(1)=R0(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=0000，故又称异步清零功能或复位功能。计数功能：当S9(1)和S9(2)不全为1，并且R0(1)和R0(2)不全为1，输入计数脉冲CP时，计数器开始计数。8/4/202471l2.74290的应用l74290通过输入输出端子的不同连接，可组成不同进制的计数器。图6.23图6.25分别是用74290组成的二进制、五进制和十进制计数器（箭头示出信号的输入输出端）。8/4/202472图6.23二进制计数器8/4/202473图6.24五进制计数器8/4/202474图6.258421BCD十进制计数器8/4/202475l利用反馈复位使计数器清零从而跳过无效状态构成所需进制计数器的方法，称为反馈复位法或反馈清零法。l当计数长度较长时，可将集成计数器级联起来使用。8/4/202476图图626 626 直接器清零法直接器清零法74LS29074LS290构成的六进制计数器构成的六进制计数器利用一片74LS290集成计数器芯片，构成十进制以内其他进制，可以采用直接清零法，六进制计数器如图626所示。8/4/202477构成计数器的进制数与需要使用的芯片片数相适应。例如，用74LS290芯片构成二十四进制计数器，N=24，就需要两片74LS290；先将每块74290-均连接成8421吗十进制计数器，将低位的芯片输出端和高位芯片输入端。相连，采用直接清零法实现二十四进制技术。需要注意的是其中的与门的输出要同时送到每块芯片的置“0”端R0(1)，R0(2)实现电路如图527所示8/4/202478图图6.27 6.27 8421 BCD8421 BCD码二十四进制计数器码二十四进制计数器8/4/2024793.同步集成计数器74161l集成芯片74161是同步的可预置4位二进制加法计数器。图6.26分别是它的逻辑电路图和引脚图。8/4/202480（1）.74LS161的逻辑功能图6.2874LS161的外引线图 状态输出图6.2774LS161的逻辑符号并行输入CP输入8/4/202481表6-1074LS161的功能表 CPCP上升上升沿有效沿有效 异步清异步清0 0功功能最优先能最优先 同步并同步并行置数行置数 CO=Q3Q2Q1Q0 CTT8/4/202482（2）.任意（N）进制计数器以集成同步计数器74LS161为例，可采用不同方法构成任意（N）进制计数器。1）直接清零法直接清零法是利用芯片的复位端和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端，使输出回零。8/4/202483例如,用74LS161芯片构成十进制计数器，令=CTP=CTT=“1”，因为N=10，其对应的二进制代码为1010，将输出端Q3和Q1通过与非门接至74LS161的复位端，电路如图6.29所示，实现N值反馈清零法。图6.29直接清零法构成十进制计数器（a）构成电路;（b）计数过程（即状态图）8/4/202484当=“0”时，计数器输出复位清零。因=,故由“0”变“1”时，计数器开始加法计数。当第10个CP脉冲输入时，Q3Q2Q1Q0=1010，与非门的输出为“0”，即=“0”，使计数器复位清零，与非门的输出变为“1”，即=“1”时，计数器又开始重新计数。2）预置数法而预置数法利用的是芯片的预置控制端和预置输入端D3D2D1D0，因是同步预置数端，所以只能采用N-1值反馈法。8/4/202485 图图6.30 6.30 预置数法构成七进制计数器（同步预置）预置数法构成七进制计数器（同步预置）（a a）构成电路构成电路;（b b）计数过程（即状态图）计数过程（即状态图）例如,图6.30（a）所示的七进制计数器8/4/2024863）进位输出置最小数法进位输出置最小数法是利用芯片的预置控制端和进位输出端CO，将CO端输出经非门送到端，令预置输入端D3D2D1D0输入最小数M对应的二进制数，最小数M=24-N。例如,九进制计数器N=9，对应的最小数M=24-9=7，(7)10=(0111)2，相应的预置输入端D3D2D1D0=0111，并且令=CTP=CTT=“1”，电路如图6.31（a）所示，对应状态图如图6.31（b）所示，从01111111共九个有效状态。8/4/202487l图6.31进位输出置最小数法构成九进制计数器（同步预置）l（a）构成电路;（b）计数过程（即状态图）8/4/202488十进制计数器的计数状态顺序表复习：几种方法设计电路举例（以十进制计数器为例）8/4/202489图6-3274LS161构成十进制计数器改变D3D2D1 D0的状态，可以实现其它进制计数。令D3D2D1 D00110利用进位输出CO取状态1111实现十进制计数（0110到1111）8/4/202490图6-33用74LS161构成从0开始计数的十进制计数器改变与非门的输入信号，可以实现其它进制计数。令D3D2D1 D00000利用与非门拾取状态1001可实现从0开始计数的十进制计数（0000到1001）8/4/202491用74LS161构成从0开始计数的十进制计数器改变与非门的输入信号，可以实现其它进制计数。利用与非门拾取状态1010实现十进制计数（0000到1001）8/4/2024924）级联法一片74LS161可构成从二进制到十六进制之间任意进制的计数器。利用两片74LS161，就可构成从二进制到二百五十六进制之间任意进制的计数器。依次类推，可根据计数需要选取芯片数量。当计数器容量需要采用两块或更多的同步集成计数器芯片时，可以采用级联方法:将低位芯片的进位输出端CO端和高位芯片的计数控制端CTT或CTP直接连接，外部计数脉冲同时从每片芯片的CP端输入，再根据要求选取上述三种实现任意进制的方法之一，完成对应电路。8/4/202493例：用两片CT74LS161级联成1616进制同步加法计数器低位片高位片在计到1111以前，CO10，高位片保持原状态不变在计到1111时，CO11，高位片在下一个CP加一再用脉冲反馈法8/4/202494例2：用74LS161芯片构成二十四进制计数器，因N=24(大于十六进制)，故需要两片74LS161。每块芯片的计数时钟输入端CP端均接同一个CP信号，利用芯片的计数控制端CTP、CTT和进位输出端CO，采用直接清零法实现二十四进制计数，即将低位芯片的CO与高位芯片的CTP相连,将2416=18,把商作为高位输出,余数作为低位输出，对应产生的清零信号同时送到每块芯片的复位端，从而完成二十四进制计数。对应电路如图6.33所示。8/4/202495图图6.33 6.33 用用74LS16174LS161芯片构成二十四进制计数器芯片构成二十四进制计数器8/4/202496例3：用两片74LS161级联成五十进制计数器00100011实现从00000000到00110001的50进制计数器十进制数50对应的二进制数为001100108/4/202497例4组成数字钟计数显示电路通常数字钟需要一个精确的时钟信号，一般采用石英晶体振荡器产生，经分频后得到周期为1秒的脉冲信号CP。图6-41数字钟“秒”计数、译码、显示电路个位十进制十位六进制六十进制加法计数器进位进位信号信号 BCD-七段显示译码器7448，输出为高电平有效。选共阴型数码管BS201。8/4/2024986.5同步时序逻辑电路的设计目的与要求：1.掌握同步时序电路的设计方法(用SSI触发器，16进制以内)2.通过举例、做练习掌握方法。重点与难点：1.同步时序电路的状态设定、状态化简、状态分配2.同步时序电路设计中驱动方程的求解3.能否自启动的判断8/4/202499课程内容8/4/2024100课程内容8/4/2024101课程内容8/4/2024102课程内容8/4/2024103课程内容8/4/2024104课程内容8/4/2024105课程内容动画8/4/2024106课程内容8/4/2024107课程内容8/4/2024108课程内容动画8/4/2024109课程内容8/4/2024110作业题1、5.122、5.133、5.148/4/20241116.6 6.6 时序逻辑电路设计举例 8/4/2024112同步时序电路的设计步骤时序逻辑时序逻辑问题问题状态图或状状态图或状态表态表状态状态编码编码驱动方程驱动方程输出方程输出方程逻辑逻辑电路图电路图选定器件类型选定器件类型自启动检查自启动检查逻辑抽象逻辑抽象8/4/2024113例例1 1：设计一个同步四进制（模：设计一个同步四进制（模4 4）可逆计数器）可逆计数器解：设X为加法/减法计数器的选择控制端，模4需2个触发器，选JK触发器。根据题意的状态图为：S0S0S1S1S2S2S3S3X/X/0/0/0/0/0/0/0/0/1/1/1/1/1/1/1/1/8/4/2024114J J0 0=K=K0 0=1=18/4/20241158/4/2024116例2：自动投币售货机控制电路的设计设计要求：（1）设计一个自动投币售货机的控制电路，它的投币口每次只能投入一枚五角或一元的硬币。（2）售货机在投入一元五角硬币后自动给出一杯饮料；投入二元硬币后，在给出饮料的同时找回一枚五角的硬币。8/4/2024117根据题意的要求，可得到逻辑框图如下：图中Y，X分别表示1元和五角硬币的输入，S表示货物送出的信号，P表示找回的零钱。8/4/2024118设计步骤：（1）逻辑抽象，得出电路的状态转换图。设投币信号Y、X为输入逻辑变量，投入时为1，未投入时为0。设给出饮料和找钱为两个输出变量（S、P)，给出饮料时S=1，找回一枚五角硬币时P=1。注意：设传感器产生的投币信号在电路转入新状态的同时也随之消失。8/4/2024119设投币前电路的初始状态为S0。在S0态时，投入五角硬币后转到S1态。若投入一元硬币后转到S2态。在S1态时，再投入五角的硬币后转到S2态。若投入一元硬币后转到S0态。同时输出饮料（S=1），但不找钱（P=0）。在S2态时，再投入五角的硬币后转到S0态。同时输出饮料（S=1），但不找钱（P=0）。若投入一元硬币后转到S0态。同时输出饮料（S=1），但找回五角（P=1）。8/4/2024120S0S0S1S1S2S2YX/SPYX/SP00/0000/0001/0001/0000/0000/0010/1010/1001/0001/0000/0000/0010/0010/0001/1001/1010/1110/11（2）状态分配因为电路的状态数为3，选触发器的个数为2。设触发器的状态用Q1、Q0表示，取Q1Q0=00、01、10分别作为S0、S1、S2的编码，则可得状态转换真值表。8/4/2024121Q1Q0Q1Q0000001011010YX/SPYX/SP00/0000/0001/0001/0000/0000/0010/1010/1001/0001/0000/0000/0010/0010/0001/1001/1010/1110/118/4/2024122Q1 Q2Q1 Q2 Y XY X S PS P 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 0 0 0 0 1 0 1 1 01 0 1 1 1 1 0 10 1 0 10 1 0 1 0 1 0 10 1 0 10 1 0 10 1 0 10 1 1 01 0 1 0 1 0 1 0 1 0 1 0 1 0 1 01 0 1 11 1 1 11 1 1 1 1 1 1 11 1 1 11 1 1 01 0 1 01 0 1 0 1 0 1 01 0 1 01 0 1 1 1 1 S1S1 1 1 1 1 1 11 1 1 11 1 1 01 0 0 10 1 S0S0S2S2 0 10 1 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 1 01 0 8/4/2024123（3）根据状态转换表，经卡诺图化简，得到的状态方程和输出S和P的最简表达式。S=QS=Q1 1X+QX+Q1 1Y+QY+Q0 0Y YP=QP=Q1 1Y Y8/4/2024124 在数字系统中经常需要一些特殊的串行周期性信号，在每个循环周期中，数码1和0按一定的顺序排列，称为序列信号。序列信号可以用来作为数字系统的同步信号，也可作为地址码、伪随机码等，它有着广泛的用途。产生序列信号的电路称为序列信号发生器。序列信号发生器通常可以用移位寄存器产生，也可以由计数器和变量译码器组合而成。8/4/2024125例3 3：序列信号发生器设计 设计一个8 8位序列信号“00010111”“00010111”的计数型序列信号发生器。解：8位序列信号需有8个状态来记，即序列长度=8，可选一个4位二进制计数器（74LS161）或选十进制计数器74LS160。设在计数器低3位Q2Q1Q0的状态转移过程中，每一状态输出符合给定序列要求的信号，因此可列出以下状态表：8/4/2024126Q2Q1Q0Y00000010010001111000101111011111Y=Q0Q1+Q0Q2+Q1Q28/4/2024127计数型序列信号发生器Y=Q0Q1+Q0Q2+Q1Q28/4/2024128（1）将电路按功能划分成3个功能块例4 分析下图所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10 S。计数器译码器门电路（2）分析各功能块电路的逻辑功能8进制计数器反码输出的数据分配电路输出译码电路8/4/2024129Q|A您的问题是？善于提问,勤于思考问答环节结束语感谢参与本课程，也感激大家对我们工作的支持与积极的参与。课程后会发放课程满意度评估表，如果对我们课程或者工作有什么建议和意见，也请写在上边谢谢您的观看与聆听Thankyouforwatchingandlistening
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