微机原理第四章课件

第第 4 4 章章第 4 章第第4 4章章 微处理器外部特性微处理器外部特性教学重点 最小组态下的基本引脚和总线形成最小组态下的基本引脚和总线形成 最小组态下的总线时序最小组态下的总线时序第4章 微处理器外部特性教学重点4.1 8088的引脚信号和总线形成n外外部部特特性性表表现现在在其其引引脚脚信信号号上上，学学习习时请特别关注以下几个方面：时请特别关注以下几个方面：引脚的功能引脚的功能 信号的流向信号的流向 有效电平有效电平 三态能力三态能力指引脚信号的定义、指引脚信号的定义、作用；通常采用英文作用；通常采用英文单词或其缩写表示单词或其缩写表示信号从芯片向外输出，信号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有效上升、下降边沿有效输出正常的低电平、输出正常的低电平、高电平外，还可以输高电平外，还可以输出高阻的第三态出高阻的第三态4.1 8088的引脚信号和总线形成外部特性表现在其引脚信两种组态模式两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统1）最小组态模式）最小组态模式nMN/MX*接高电平为最小组态模式接高电平为最小组态模式n系统中只有一个微处理器，构成小规模的应用系统系统中只有一个微处理器，构成小规模的应用系统n总线控制信号直接由总线控制信号直接由CPU产生的，总线控制逻辑电路被减到最少产生的，总线控制逻辑电路被减到最少n适用于由单微处理器组成的小系统适用于由单微处理器组成的小系统2）最大组态模式）最大组态模式n将引脚将引脚MN/MX*接低电平接低电平(接地接地)n构成较大规模的应用系统，例如可接入数值协处理器构成较大规模的应用系统，例如可接入数值协处理器8087n系系 统统 中中 至至 少少 包包 含含 两两 个个 微微 处处 理理 器器：一一 个个 为为主主 处处 理理 器器，即即8086/8088CPU，其他微处理器为，其他微处理器为协处理器协处理器，协助主处理器工作，协助主处理器工作nCPU和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号两种组态模式两种组态构成两种不同规模的应用系统8086最小系统配置最小系统配置8086最小系统配置8086最小系统配置最小系统配置n最小组态下最小组态下 8086=CPU+存存储储器器+I/O端端口口电电路路+时时钟钟发发生生器器+地址锁存器地址锁存器+数据收发器数据收发器1)时钟发生器时钟发生器8284An8284A用于用于8086系统的时钟发生器系统的时钟发生器/驱动芯片驱动芯片n为为8086以及其他外设芯片提供时钟信号以及其他外设芯片提供时钟信号8086最小系统配置最小组态下8086最小系统配置最小系统配置2)数据总线收发器数据总线收发器8286/8287n当当数数据据总总线线上上的的外外设设端端口口部部件件较较多多时时，须须接接入入总总线线收收发发器器以以增增加加总总线线的的驱动能力驱动能力n8286/8287，三态，输出的，三态，输出的8位，具有很强的总线驱动能力位，具有很强的总线驱动能力3)地址锁存器地址锁存器8282n由于由于CPU的地址的地址/数据和地址数据和地址/状态总线分时复用，必须加入地址锁存器状态总线分时复用，必须加入地址锁存器n总总线线周周期期的的T1 状状态态(即即在在数数据据送送上上总总线线之之前前)先先将将地地址址锁锁存存起起来来，以以使使在在整个读整个读/写总线周期内保持地址稳定写总线周期内保持地址稳定n8282是是8位三态数据锁存位三态数据锁存8086最小系统配置2)数据总线收发器8286/82878086最大系统配置最大系统配置8086最大系统配置8086最大系统配置最大系统配置n与最小方式系统配置相比，增加了一个总线控制器与最小方式系统配置相比，增加了一个总线控制器8288n总总线线控控制制器器8288用用来来产产生生具具有有适适当当定定时时的的总总线线命命令令信信号号和总线控制信号和总线控制信号n也也就就是是在在最最大大方方式式下下，CPU不不直直接接产产生生系系统统所所需需的的总总线线控控制信号，所有总线控制信号均由总线控制器制信号，所有总线控制信号均由总线控制器8288产生产生8086最大系统配置与最小方式系统配置相比，增加了一个总线控两种模式的比较1）不同之处）不同之处n最小模式下系统控制信号由最小模式下系统控制信号由CPU直接提供直接提供n最最大大模模式式下下因因系系统统复复杂杂，芯芯片片数数量量较较多多，为为提提高高驱驱动动能能力力和和改善总线控制能力，系统控制信号由改善总线控制能力，系统控制信号由总线控制器总线控制器8288提供提供n最最小小模模式式下下CPU仅仅提提供供一一组组总总线线请请求求/响响应应信信号号(HOLD、HLDA)，单向，单向n最最大大模模式式下下CPU提提供供两两组组总总线线请请求求/响响应应信信号号(RQ0/GT0、RQ1/GT1)，分时双向，分时双向两种模式的比较1）不同之处两种模式的比较2）相同之处）相同之处n低低位位地地址址线线与与数数据据线线分分时时复复用用。为为保保证证地地址址信信号号维维持持足足够够的的时时间间，需需使使用用ALE信信号号将将低低位位地地址址线线锁锁存存（通通过过锁锁存存器器8282），以形成真正的系统地址总线），以形成真正的系统地址总线n8086的的数数据据线线通通过过数数据据收收发发器器8286后后形形成成系系统统数数据据总总线线，可可以以增增大大驱驱动动能能力力，数数据据收收发发器器由由DEN和和DT/R两两个个信信号号控控制制两种模式的比较2）相同之处4.1.1 8088的两种组态模式n两种组态利用两种组态利用MN/MX*引脚区别引脚区别nMN/MX*接高电平为最小组态模式接高电平为最小组态模式nMN/MX*接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别nIBM PC/XT采用最大组态采用最大组态n本书以最小组态展开基本原理本书以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低电平有效4.1.1 8088的两种组态模式两种组态利用MN/MX*8086 的引脚功能n8086微处理器采用微处理器采用40条引脚的双列直插式封装条引脚的双列直插式封装n为为减减少少引引脚脚，采采用用分分时时复复用用的的地地址址/数数据据总总线线，因因而而部部分分引引脚具有两种功能脚具有两种功能n在两种工作方式下，部分引脚的功能是不同的在两种工作方式下，部分引脚的功能是不同的8086 的引脚功能8086微处理器采用40条引脚的双列直插8088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD (RQ)*/GT0*)HLDA (RQ1*/GT1*)WR*(LOCK*)M/IO (S2*)DT/R*(S1*)DEN (S0)ALEINTATEST*READYRESET80888088的引脚图140 GNDVCC8088微机原理第四章课件两种工作方式公用引脚n引脚构成了微处理器级总线，引脚构成了微处理器级总线，引脚功能引脚功能也就是也就是微处理器级总线的功能微处理器级总线的功能n在在40条引脚中条引脚中:n引脚引脚1和和引脚引脚20：接地端：接地端(GND)n引脚引脚40：电源：电源n输入端输入端(VCC)：采用的电源电压为：采用的电源电压为+5V10%n引脚引脚19：时钟信号输入端：时钟信号输入端(CLK)，时钟信号占空比为，时钟信号占空比为33%时是最佳状态时是最佳状态n其余其余36个引脚：个引脚：按功能可分为地址按功能可分为地址/数据总线数据总线(20条条)+控制总线控制总线(16条条)两种工作方式公用引脚引脚构成了微处理器级总线，引脚功能也就是两种工作方式公用引脚1)地址地址/数据总线数据总线n20条地址总线，条地址总线，16条数据总线条数据总线n为减少引脚，采用分时复用方式，共占为减少引脚，采用分时复用方式，共占20条引脚条引脚1.AD15AD0(Address Data Bus，I/O，三态，三态)为分时复用的地址数为分时复用的地址数据总线据总线2.A19/S6A15/S3(Address Status Bus，输出，三态，输出，三态)为分时复用的为分时复用的地址地址/状态信号线状态信号线2)控制总线控制总线n16 条引脚，条引脚，2431引脚在两种工作方式下功能不同引脚在两种工作方式下功能不同1.NMI 输入输入(Non-Maskable Interrupt)，非可屏蔽中断请求信号输入，非可屏蔽中断请求信号输入引脚，上升沿有效引脚，上升沿有效两种工作方式公用引脚1)地址/数据总线两种工作方式公用引脚2.INTR 输输入入(Interrupt Request)中中断断请请求求信信号号输输入入引引脚脚，高高电电平平有有效效3.RD输出输出(Read，三态，三态)。读控制输出信号引脚，低电平有效。读控制输出信号引脚，低电平有效4.RESET 输入输入(Reset)。系统复位信号输入引脚，高电平有效。系统复位信号输入引脚，高电平有效5.READY输入输入(Ready)。“准备好准备好”状态信号输入引脚，高电平有效状态信号输入引脚，高电平有效6.TEST输入输入(Test)。测试信号输入引脚，低电平有效。测试信号输入引脚，低电平有效7.Minimum/Maximum Model Control(MN/MX*输输入入)，最最小小/最最大工作方式设置信号输入引脚大工作方式设置信号输入引脚8.BHE/S7输出输出(Bus High Enable/Status，三态，三态)，一个分时复用引，一个分时复用引脚脚两种工作方式公用引脚INTR 输入(Interrupt Re4.1.2 最小组态的引脚信号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引脚5.其它引脚其它引脚4.1.2 最小组态的引脚信号数据和地址引脚1.数据和地址引脚AD7AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中，这这些些引引脚脚在在第第一一个个时时钟钟周周期输出存储器或期输出存储器或I/O端口的低端口的低8位地址位地址A7A0n其他时间用于传送其他时间用于传送8位数据位数据D7D0A15A8（Address）n中间中间8位位地址引脚地址引脚，输出、三态，输出、三态n这这些些引引脚脚在在访访问问存存储储器器或或外外设设时时，提提供供全全部部20位位地地址址中中的的中中间间8位位地址地址A15A81.数据和地址引脚AD7AD0（Address/Data2.数据和状态引脚A19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这这些些引引脚脚在在访访问问存存储储器器的的第第一一个个时时钟钟周周期期输输出出高高4位位地地址址A19A16n在访问外设的第一个时钟周期全部输出低电平无效在访问外设的第一个时钟周期全部输出低电平无效n其他时间输出状态信号其他时间输出状态信号S6S32.数据和状态引脚A19/S6A16/S3（Addres2.数据和状态引脚nA19/S6-A16/S3：输出访问存储器的输出访问存储器的20位地址的高位地址的高4位地址位地址A19-A16nA19/S6-A16/S3：输出输出CPU的工作状态的工作状态nA19/S6-A16/S3:：分时工作分时工作 T1状态：输出地址的高状态：输出地址的高4位信息位信息 T2、T3、T4状态：输出状态信息状态：输出状态信息nS6：指指 示示 8086/8088当当 前前 是是 否否 与与 总总 线线 相相 连连，S6=0，表表 示示8086/8088当前与总线相连当前与总线相连nS5：表表明明中中断断允允许许标标志志当当前前的的设设置置。S5=0，表表示示CPU中中断断是是关关闭闭的的，禁禁止止一一切切可可屏屏蔽蔽中中断断源源的的中中断断请请求求；S5=1，表表示示CPU中中断断是是开开放放的的，允许一切可屏蔽中断源的中断申请允许一切可屏蔽中断源的中断申请2.数据和状态引脚A19/S6-A16/S3：输出访问存储nS4、S3：指出当前使用段寄存器的情况指出当前使用段寄存器的情况 S4、S3组合所对应的段寄存器情况组合所对应的段寄存器情况 S4 S3 段寄存器段寄存器 0 0 当前正在使用当前正在使用ES 0 1 当前正在使用当前正在使用SS 1 0 当前正在使用当前正在使用CS 1 1 当前正在使用当前正在使用DS2.数据和状态引脚S4、S3：指出当前使用段寄存器的情况 S4、S33.读写控制引脚ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引引脚脚高高电电平平有有效效。有有效效时时表表示示复复用用引引脚脚AD7AD0和和A19/S6A16/S3正在传送正在传送地址地址信息信息n由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以系统可以利用以系统可以利用ALE引脚将地址锁存起来引脚将地址锁存起来3.读写控制引脚ALE（Address Latch Ena3.读写控制引脚IO/M*（Input and Output/Memory）nI/O或存储器访问或存储器访问，输出、三态，输出、三态n输输出出高高电电平平时时，表表示示CPU将将访访问问I/O端端口口，这这时时地地址址总总线线A15A0提供提供16位位I/O口地址口地址n该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址总线址总线A19A0提供提供20位位存储器地址存储器地址 3.读写控制引脚IO/M*（Input and Outpu3.读写控制引脚WR*（Write）n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在写出数据给存储器或正在写出数据给存储器或I/O端口端口RD*（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在从存储器或正在从存储器或I/O端口读入数据端口读入数据 3.读写控制引脚WR*（Write）3.读写控制引脚nIO/M*、WR*和和RD*是最基本的控制信号是最基本的控制信号n组合组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高3.读写控制引脚IO/M*、WR*和RD*是最基本的控制信3.读写控制引脚RD#WR#M/IO#对应的操作对应的操作010I/O写操作写操作011存储器写操作存储器写操作100I/O读操作读操作101存储器读操作存储器读操作3.读写控制引脚RD#WR#M/IO#对应的操作010I/3.读写控制引脚READY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在在总总线线操操作作周周期期中中，8088 CPU会会在在第第3个个时时钟钟周周期期的的前前沿测试该引脚沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号，有有效效则则进进入第入第4个时钟周期，否则继续插入等待周期个时钟周期，否则继续插入等待周期Tw。3.读写控制引脚READY 3.读写控制引脚DEN*（Data Enable）n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据，可可利利用用他他来来控控制制对对数数据总线的驱动据总线的驱动 DT/R*（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收）3.读写控制引脚DEN*（Data Enable）3.读写控制引脚SS0*（System Status 0）n最小组态模式下的最小组态模式下的状态输出状态输出信号信号n与与IO/M*和和DT/R*一一道道，通通过过编编码码指指示示CPU在在最最小小组组态态下下的的8种种工工作状态：作状态：1.取指取指5.中断响应中断响应2.存储器读存储器读6.I/O读读3.存储器写存储器写7.I/O写写4.过渡状态过渡状态8.暂停暂停3.读写控制引脚SS0*（System Status 0）4.中断请求和响应引脚INTR（Interrupt Request）n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效n有效时，表示请求设备向有效时，表示请求设备向CPU申请可屏蔽中断申请可屏蔽中断n该该请请求求的的优优先先级级别别较较低低，并并可可通通过过关关中中断断指指令令CLI清清除除标志寄存器中的标志寄存器中的IF标志，从而对中断请求进行屏蔽标志，从而对中断请求进行屏蔽4.中断请求和响应引脚INTR（Interrupt Req4.中断请求和响应引脚INTA*（Interrupt Acknowledge）n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有有效效时时，表表示示来来自自INTR引引脚脚的的中中断断请请求求已已被被CPU响响应应，CPU进入中断响应周期进入中断响应周期n中中断断响响应应周周期期是是连连续续的的两两个个，每每个个都都发发出出有有效效响响应应信信号号，以以便便通通知知外外设设他他们们的的中中断断请请求求已已被被响响应应、并并令令有有关关设设备备将中断向量号送到数据总线将中断向量号送到数据总线 4.中断请求和响应引脚INTA*（Interrupt Ac4.中断请求和响应引脚NMI（Non-Maskable Interrupt）n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效n有效时，表示外界向有效时，表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该请求的优先级别高于该请求的优先级别高于INTR，并且不能在，并且不能在CPU内被屏蔽内被屏蔽n当当系系统统发发生生紧紧急急情情况况时时，可可通通过过他他向向CPU申申请请不不可可屏屏蔽蔽中中断断服务服务主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障4.中断请求和响应引脚NMI（Non-Maskable I5.总线请求和响应引脚HOLDn总线保持总线保持（即（即总线请求总线请求），输入、高电平有效），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该该信信号号从从有有效效回回到到无无效效时时，表表示示总总线线请请求求设设备备对对总总线线的的使使用用已经结束，通知已经结束，通知CPU收回对总线的控制权收回对总线的控制权 DMA控制器等主控设备通过控制器等主控设备通过HOLD申请申请占用系统总线（通常由占用系统总线（通常由CPU控制）控制）5.总线请求和响应引脚HOLDDMA控制器等主控设备通过H5.总线请求和响应引脚HLDA（HOLD Acknowledge）n总线保持响应总线保持响应（即（即总线响应总线响应），输出、高电平有效），输出、高电平有效n有效时，表示有效时，表示CPU已响应总线请求并已将总线释放已响应总线请求并已将总线释放n此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求求设设备备可可以以顺顺利利接接管总线管总线n待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响响应应信信号号HLDA也也转为无效，转为无效，CPU重新获得总线控制权重新获得总线控制权 5.总线请求和响应引脚HLDA（HOLD Acknowle5.总线请求和响应引脚nHOLD和和HLDA是一对联络信号，时序关系如图下是一对联络信号，时序关系如图下:5.总线请求和响应引脚HOLD和HLDA是一对联络信号，时6.其它引脚RESETn复位请求复位请求，输入、高电平有效，输入、高电平有效n该该信信号号有有效效，将将使使CPU回回到到其其初初始始状状态态；当当他他再再度度返回无效时，返回无效时，CPU将重新开始工作将重新开始工作n8088复复位位后后CSFFFFH、IP0000H，所所以以程程序序入入口在物理地址口在物理地址FFFF0H6.其它引脚RESET6.其它引脚CLK（Clock）n时钟输入时钟输入n系统通过该引脚给系统通过该引脚给CPU提供内部定时信号提供内部定时信号n8088的标准工作时钟为的标准工作时钟为5MHznIBM PC/XT机机的的8088采采用用了了4.77MHz的的时时钟钟，其其周周期期约约为为210ns 6.其它引脚CLK（Clock）6.其它引脚Vccn电源输入电源输入，向，向CPU提供提供5V电源电源GNDn接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX*（Minimum/Maximum）n组态选择组态选择，输入，输入n接接高高电电平平时时，8088引引脚脚工工作作在在最最小小组组态态；反反之之，8088工工作在最大组态作在最大组态 6.其它引脚Vcc6.其它引脚TEST*n测试测试，输入低电平有效，输入低电平有效n与与WAIT指令配合使用指令配合使用n当当CPU执执行行WAIT指指令令时时，他他将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行n也就是说，也就是说，WAIT指令使指令使CPU产生等待，直到引脚有效为止产生等待，直到引脚有效为止n在在使使用用协协处处理理器器8087时时，通通过过引引脚脚和和WAIT指指令令，可可使使8088与与8087的操作保持同步的操作保持同步 6.其它引脚TEST*最大方式下引脚定义数据、地址引脚信号与最小组态下相同，不同的是控制信号：数据、地址引脚信号与最小组态下相同，不同的是控制信号：nQS1、QS0(Instruction Queue Status，输输出出)。指指令令队队列列状状态态信信号号输输出出引引脚脚。此此二二信信号号的的组组合合给给出出了了前前一一个个状状态态中中指指令令队队列列的的状状态态，以便于外部跟踪以便于外部跟踪CPU 内部指令队列的动作内部指令队列的动作nS2*、S1*、S0*(输输出出，三三态态)。总总线线周周期期状状态态信信号号输输出出引引脚脚，低低电电平的信号输出端平的信号输出端nLOCK*(Lock，输输出出，三三态态)。总总线线封封锁锁输输出出信信号号引引脚脚，低低电电平平有有效，有效时系统其他总线部件不能占用系统总线效，有效时系统其他总线部件不能占用系统总线nRQ*/GT1*、RQ*/GT0*(Request/Grant，输输入入/输输出出)。总总线线请求信号输入请求信号输入/总线允许信号输出引脚总线允许信号输出引脚最大方式下引脚定义数据、地址引脚信号与最小组态下相同，不同的最大方式下引脚定义 在在最最大大方方式式系系统统中中，8288产产生生存存储储器器和和I/O端端口口读读写写命命令信号和令信号和8282/8286的控制信号的控制信号1)用于对地址锁存器和数据收发器的控制信号用于对地址锁存器和数据收发器的控制信号n在在ALE、DT/R*，信信号号的的功功能能和和定定时时波波形形与与最最小小方方式式下下CPU直接产生的相应信号相同直接产生的相应信号相同nDEN信信号号的的功功能能同同最最小小方方式式下下CPU直直接接产产生生的的DEN信信号号相相同同，不不同同之之处处是是极极性性相相反反，所所以以经经过过反反向向后后作作为为数数据据收收发器的发器的OE控制信号控制信号最大方式下引脚定义 在最大方式系统中，8288产生存储最大方式下引脚定义2)用于系统控制总线的命令信号用于系统控制总线的命令信号nINTA*：向中断控制器或中断设备输出的中断响应信号：向中断控制器或中断设备输出的中断响应信号nIORC*：I/O读读命命令令，指指示示I/O端端口口把把被被访访问问的的I/O 端端口口中中的的数数据据放放到系统数据总线上到系统数据总线上nIOWC*：I/O写写命命令令，指指示示I/O端端口口接接受受系系统统数数据据总总线线上上的的数数据据，并并将其写入被访问的将其写入被访问的I/O 端口内端口内nMRDC*：存存储储器器读读命命令令，指指示示存存储储器器把把被被访访问问的的存存储储单单元元中中的的数数据据放到系统数据总线上放到系统数据总线上nMWTC*：存存储储器器写写命命令令，指指示示存存储储器器接接受受系系统统数数据据总总线线上上的的数数据据，并将其写入被访问的存储单元中并将其写入被访问的存储单元中最大方式下引脚定义2)用于系统控制总线的命令信号最大方式下引脚定义n在在8086 最最大大方方式式系系统统中中，系系统统总总线线中中的的地地址址总总线线和和数数据总线与最小方式系统相同。据总线与最小方式系统相同。n控控 制制 总总 线线 有有 BHE*、IORC*、IOWC*、MRDC*、MWTC*、LOCK*、RQ*1/GT*、RQ*/GT0*、INTA*、INTR、NMI、TEST*、READY 和和RESET最大方式下引脚定义在8086 最大方式系统中，系统总线中的地“引脚”小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号：可以分成三类信号：n8位数据线：位数据线：D0D7n20位地址线：位地址线：A0A19n控制线：控制线：pALE、IO/M*、WR*、RD*、READYpINTR、INTA*、NMI，HOLD、HLDApRESET、CLK、Vcc、GND有问题！有问题！“引脚”小结CPU引脚是系统总线的基本信号“引脚”提问n提问之一：提问之一：CPU引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？n解答：总线形成（第解答：总线形成（第4.1.3节）节）n提问之二：提问之二：CPU引脚是如何相互配合，引脚是如何相互配合，实现总线操作、控制系统工作的呢？实现总线操作、控制系统工作的呢？n解答：总线时序解答：总线时序（第（第4.2节）节）“引脚”提问提问之一：提问之二：4.1.3 最小组态的总线形成n当当8086的的MN/MX*接接到到+5V时时，8086工工作作在在最最小小工作模式工作模式n最最小小工工作作模模式式一一般般用用于于组组成成基基于于8086 CPU的的最最小小系系统统n在在这这种种系系统统中中，所所有有的的总总线线控控制制信信号号都都直直接接由由8086产产生，系统中的总线控制电路被减到最少生，系统中的总线控制电路被减到最少 4.1.3 最小组态的总线形成当8086的MN/MX*接到4.1.3 最小组态的总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线位地址总线采用采用3个三态透明锁存器个三态透明锁存器8282进行锁存和驱动进行锁存和驱动（2）8位数据总线位数据总线采用数据收发器采用数据收发器8286进行驱动进行驱动（3）系统控制信号系统控制信号由由8088引脚直接提供引脚直接提供4.1.3 最小组态的总线形成AD7AD0A15A8A4.1.3 最小组态的总线形成图中可以看出：图中可以看出：n系统的控制信号全部由系统的控制信号全部由CPU发出发出n与与CPU连接的芯片为：连接的芯片为：1)时钟控制器时钟控制器8284 2)地址锁存器地址锁存器8282 3)数据驱动器数据驱动器82864.1.3 最小组态的总线形成图中可以看出：4.1.3 最小组态的总线形成8086在最小模式下的典型配置在最小模式下的典型配置：1、MN/MX：接：接+5V2、8284：一片，作为时钟发生器：一片，作为时钟发生器3、8282或或74LS373：三片，作地址锁存器：三片，作地址锁存器4、8286/8287：二片，作总线驱动器：二片，作总线驱动器4.1.3 最小组态的总线形成8086在最小模式下的典型配4.1.3 最小组态的总线形成系统中：系统中：n1片时钟发生器片时钟发生器8284A 作用作用：(1)产生满足产生满足CLK要求的占空比要求的占空比1/3的时钟信号的时钟信号 (2)对复位信号对复位信号RESET和准备好信号和准备好信号READY进行同步进行同步 n1片单向数据驱动器片单向数据驱动器74LS244或或3片地址锁存器片地址锁存器8282 作用作用：8282对对8086的地址信号进行锁存的地址信号进行锁存 原因原因：(1)由由于于部部分分地地址址由由分分时时复复用用引引脚脚提提供供，在在这这些些引引脚脚上上地地址址信信息息只只在在总总线线操作的第一个时钟周期出现，因此必须及时加以锁存操作的第一个时钟周期出现，因此必须及时加以锁存 (2)同时对它进行驱动，以增强它们的负载能力同时对它进行驱动，以增强它们的负载能力 4.1.3 最小组态的总线形成系统中：4.1.3 最小组态的总线形成2片数据总线收发器片数据总线收发器8286 作用作用：数据收发器：数据收发器8286作为双向数据驱动作为双向数据驱动采用采用3个个8282进行锁存和驱动进行锁存和驱动Intel 8282是是三三态态透透明明锁锁存存器器，有有8位位输输入入、8位位输输出出和和2个个控控制制端端(选选通通控控制制端端STB和和输输出出允允许许控控制制端端OE*)4.1.3 最小组态的总线形成2片数据总线收发器8286（1）20位地址总线的形成pSTB对数据锁存进行控制对数据锁存进行控制pOE*对数据输出进行控制对数据输出进行控制n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态n透明透明：锁存器的输出能够随输入变化：锁存器的输出能够随输入变化（1）20位地址总线的形成STB对数据锁存进行控制（1）20位地址总线的形成(1)地址锁存器地址锁存器 如：如：8282，74LS573等等8位锁存器均可作地址锁存器位锁存器均可作地址锁存器(见下图见下图)n8282有有8位信号输入管脚位信号输入管脚DI7DI0n8位三态信号输出管脚位三态信号输出管脚DO7DO0nOE*为输出允许信号，低电平有效，因接地而常有效，表示该锁存器为输出允许信号，低电平有效，因接地而常有效，表示该锁存器始终允许地址输出始终允许地址输出nSTB是锁存信号，下降沿有效。与是锁存信号，下降沿有效。与8088的的ALE连接，当连接，当ALE有效时，有效时，从从CPU输出的地址将直通输出的地址将直通8282的输出端；当的输出端；当ALE无效时，地址将被无效时，地址将被锁存并始终保持在系统的地址总线上锁存并始终保持在系统的地址总线上（1）20位地址总线的形成(1)地址锁存器（1）20位地址总线的形成（1）20位地址总线的形成（1）20位地址总线的形成(2)系统地址总线的形成系统地址总线的形成n系统需要独立的地址总线，并在整个总线周期维持地址有效系统需要独立的地址总线，并在整个总线周期维持地址有效n需外加地址锁存器来存储地址，需外加地址锁存器来存储地址，20位地址要三片锁存器位地址要三片锁存器n锁存器由锁存器由ALE信号来控制，信号来控制，即即ALE作为锁存器的输入控制信号，控制地作为锁存器的输入控制信号，控制地址的写入址的写入nBHE*信号也要存入外接的地址锁存器信号也要存入外接的地址锁存器 n注意：注意：ALE是高电平有效，必须和锁存器的控制信号的电平相一致。是高电平有效，必须和锁存器的控制信号的电平相一致。（1）20位地址总线的形成(2)系统地址总线的形成（1）20位地址总线的形成(3)地址总线的形成地址总线的形成（1）20位地址总线的形成(3)地址总线的形成（1）20位地址总线的形成n将将8086的的20位地址和位地址和BHE*信号分为信号分为3组，与组，与3片片8282的的DI7DI0连接，连接，CPU的地址锁存的地址锁存ALE与与8282的的STB端相连端相连n在在ALE的下降沿时，对地址信号进行锁存的下降沿时，对地址信号进行锁存n也可以采用也可以采用74LS373替代替代8282 n地址锁存器地址锁存器8282相当于相当于8个个D触发器触发器n 从真值表可以看出：从真值表可以看出：1）当）当OE*为高，为高，DO7DO0为高阻状态为高阻状态2）当）当OE*为低且为低且STB为高时，为高时，8282的输出等于输入，的输出等于输入，8282的输出信号的输出信号DO7DO0与输入信号与输入信号DI7DI0相等相等3）当）当STB由高变低，信号被锁存由高变低，信号被锁存4）OE*为高电平时，为高电平时，8282的输出为高阻态，的输出为高阻态，OE*为低，为低，DO7DO0有效有效（1）20位地址总线的形成将8086的20位地址和BHE*（1）20位地址总线的形成n地址地址A与数据与数据D的复用（片）总线信号作为锁存器的输入，的复用（片）总线信号作为锁存器的输入，由由ALE控制输入，输出为直通方式，锁存器输出为地址信号控制输入，输出为直通方式，锁存器输出为地址信号nALE信号仅在新地址输出期间有效，使新地址输入锁存器，信号仅在新地址输出期间有效，使新地址输入锁存器，从而从复用总线上分离出地址信号从而从复用总线上分离出地址信号n由于锁存器输出为直通方式，使地址信号期延长到整个总线由于锁存器输出为直通方式，使地址信号期延长到整个总线周期周期（1）20位地址总线的形成地址A与数据D的复用（片）总线信（1）20位地址总线的形成（1）20位地址总线的形成（2）数据总线的形成（4）总线收发器）总线收发器8286n数据线负载大于数据线负载大于CPU数据线输出能力时需在数据线上连接数据驱动器数据线输出能力时需在数据线上连接数据驱动器n在在Intel系列芯片中，数据收发器为系列芯片中，数据收发器为8位的位的8286n8286有有两两组组对对称称的的数数据据引引线线A7A0和和B7B0，为为双双向向输输入入/输输出出线线，三态三态1）双双向向驱驱动动器器：可可朝朝两两个个方方向向驱驱动动8位位数数据据，发发送送时时从从A到到B，接接收收时时从从B到到A2）控制端：）控制端：二个二个1）OE*：输输出出允允许许控控制制端端，用用来来控控制制数数据据的的输输出出，有有效效时时允允许许数数据据出出（从（从A到到B或从或从B到到A）2）T：方向控制端，用来控制数据驱动的方向，有效时从：方向控制端，用来控制数据驱动的方向，有效时从A侧向侧向B侧驱动侧驱动（2）数据总线的形成（4）总线收发器8286（2）数据总线的形成nOE*是输出允许信号，输入，低电平有效是输出允许信号，输入，低电平有效n当当OE*为高电平时，为高电平时，A7A0和和B7B0输出高阻输出高阻nT端控制数据传送方向端控制数据传送方向 1）T=1，表示数据从，表示数据从A流向流向B 2）T=0，表示数据从，表示数据从B流向流向An连接：只需将连接：只需将8086的数据线连接的数据线连接8286的的A组端口，组端口，8086的的DEB*连连接接8286的的OE*，8086的的DT/R*连接连接8286的数据传送方向控制端的数据传送方向控制端Tn也可采用通用器件也可采用通用器件(双向数据驱动器双向数据驱动器74LS245)替代替代8286（2）数据总线的形成OE*是输出允许信号，输入，低电平有效（2）数据总线的形成（2）数据总线的形成（2）数据总线的形成（2）数据总线的形成（2）16位数线总线的形成（5）数据总线形成）数据总线形成 nCPU的的DT/R*=1时，是数据发送（写）状态；时，是数据发送（写）状态；DT/R*=0时，是数据接收（读）状态，所以可将时，是数据接收（读）状态，所以可将DT/R*直接和直接和8286的的T相连相连n 8286的输出的输出OE*端必须由端必须由CPU的的DEN*控制控制n在在CPU的存储器或的存储器或I/O访问周期以及中断响应周期期间，访问周期以及中断响应周期期间，DEN*输出低电平，输出低电平，即输出有效信号，使即输出有效信号，使8286允许数据通允许数据通过，完成数据的传输过，完成数据的传输n8286不能将不能将OE*直接接地（如直接接地（如8282的的OE*直接接地）直接接地）（2）16位数线总线的形成（5）数据总线形成（2）16位数线总线的形成（2）16位数线总线的形成（2）16位数线总线的形成（2）16位数线总线的形成（3）系统控制信号的形成（6）系统控制信号的形成）系统控制信号的形成 在在最最小小方方式式下下，由由M/IO*、RD*、WR*的的组组合合决决定定操操作作类类型；系统的其它信号直接来自型；系统的其它信号直接来自CPU（3）系统控制信号的形成（6）系统控制信号的形成（3）系统控制信号的形成n由由8088引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8088引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等n其它信号的情况看其它信号的情况看详图详图（3）系统控制信号的形成由8088引脚直接提供74LS244双双4位单向缓冲器位单向缓冲器分成分成4位的两组位的两组每组的控制端连接每组的控制端连接在一起在一起控制端低电平有效控制端低电平有效输出与输入同相输出与输入同相每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的控制端连接在一起74LS244双4位单向缓冲器每一位都是一个三态门，双向三态缓冲器具有双向导通和三态的特性具有双向导通和三态的特性ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通双向三态缓冲器具有双向导通和三态的特性ABTOE*OE*0Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起Intel 8282具有三态输出的每一位都是一个三态锁存器，Intel 82868位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端Intel 82868位双向缓冲器OE*0，导通每一位都是74LS2458位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel 8286功能一样功能一样74LS2458位双向缓冲器E*0，导通74LS245与I74LS273具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一起触发器的控制端连接在一起74LS273具有异步清零的每一位都是一个D触发器，Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起Intel 8282具有三态输出的每一位都是一个三态锁存器，74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚74LS373与与Intel 8282功能一样功能一样74LS373具有三态输出的74LS373与Intel 82补充：三态门和D触发器n三三态态门门和和以以D触触发发器器形形成成的的锁锁存存器器是是微微机机接接口口电电路路中中最最常常使使用的两类逻辑电路用的两类逻辑电路n三态门：功率放大、导通开关三态门：功率放大、导通开关n器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电路：n需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；n不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻nD触发器：信号保持，也可用作导通开关触发器：信号保持，也可用作导通开关三态锁存补充：三态门和D触发器三态门和以D触发器形成的锁存器是微机接输出设备利用锁存器接受CPU输出的数据1.使某输出设备锁存器的控制端处于触发状态，数据通过该锁存器使某输出设备锁存器的控制端处于触发状态，数据通过该锁存器2.当触发信号消失，数据锁存在锁存器中，当触发信号消失，数据锁存在锁存器中，外设侧外设侧数据数据不随总线侧数据的变化而变化，不随总线侧数据的变化而变化，使使 慢速的外设有足够的时间处理数据慢速的外设有足够的时间处理数据 CPU 总线总线输出设备输出设备1CP1锁存器锁存器1输出设备输出设备2CP2锁存器锁存器2输出设备输出设备3CP3锁存器锁存器3输出设备利用锁存器接受CPU输出的数据1.使某输出设备锁存多个输入设备连在总线上时多个输入设备连在总线上时只只有有进进行行数数据据传传送送设设备备的的数数据据线线处处于于工工作作状状态态，而而未未传传送数据的送数据的设备的数据线应设备的数据线应处于高阻态处于高阻态。总线总线 CPU输入设备输入设备1EN1EN2输入设备输入设备2输入设备输入设备3EN3.多个输入设备连在总线上时只有进行数据传送设备的数据线处于工作D触发器D QC Q电平锁存电平锁存D QC Q上升沿锁存上升沿锁存电平锁存：电平锁存：高电平通过，低电平锁存高电平通过，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器D触发器D Q电平锁存D Q上升沿锁存电平锁存：三态缓冲锁存器（三态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节三态缓冲锁存器（三态锁存器）TA D QB锁存环节缓冲4.1.4 最大组态的引脚定义82888288引脚图引脚图n82888288内部功能框图内部功能框图 82888288共有共有2 2组输入信号和组输入信号和2 2组输出信号组输出信号4.1.4 最大组态的引脚定义8288引脚图8288内部功4.1.4 最大组态的引脚定义n在最大组态下，在最大组态下，8088的数据的数据/地址等引脚与最小组态相同地址等引脚与最小组态相同n有有些些控控制制信信号号不不相相同同，主主要要是是用用于于输输出出操操作作编编码码信信号号，由由总线控制器总线控制器8288译码产生系统控制信号：译码产生系统控制信号：pS2*、S1*、S0*3个状态信号个状态信号pLOCK*总线封锁信号总线封锁信号pQS1、QS0指令队列状态信号指令队列状态信号pRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号4.1.4 最大组态的引脚定义在最大组态下，8088的数据4.1.4 最大组态的引脚定义特点：特点：n可组成多处理机系统可组成多处理机系统n控控制制信信号号以以编编码码方方式式输输出出，需需要要专专用用的的译译码码器器总总线线控控制制器器译码产生系统的控制信号译码产生系统的控制信号n多多机机系系统统中中为为协协调调各各处处理理器器对对各各共共享享资资源源使使用用而而不不发发生生冲冲突突，需要（使用权）仲裁电路需要（使用权）仲裁电路4.1.4 最大组态的引脚定义特点：4.1.4 最大组态的引脚定义nS0、S1、S2(26、27、28，三三态态)：总总线线周周期期状状态态信信号号输输出出引引脚脚，低电平的信号输出端低电平的信号输出端n信信号号组组合合起起来来，指指明明当当前前总总线线周周期中数据传输过程的类型期中数据传输过程的类型n总总线线控控制制器器8288利利用用这这些些信信号号产产生生对对存存储储单单元元、I/O端端口口的的控控制信号制信号S0S1S2性性 能能100中断相应中断相应101读读I/O端口端口110写写I/O端口端口 111暂停暂停000取指令取指令001读存储器读存储器010写存储器写存储器011无作用无作用4.1.4 最大组态的引脚定义S0、S1、S2(26、274.1.4 最大组态的引脚定义nLOCK*(Lock，29，三态，三态)：总线封锁输出信号引脚，低电平有效总线封锁输出信号引脚，低电平有效1)一般与指令前缀一般与指令前缀LOCK配合使用配合使用2)CPU执执行行一一条条带带LOCK前前缀缀的的指指令令时时，该该引引脚脚输输出出有有效效电电平平，用用来来封封锁锁其其他他总总线线请请求求设设备备，即即此此时时不不允允许许向向CPU提出总线请求，直到提出总线请求，直到CPU执行完该指令执行完该指令3)在在中中断断响响应应周周期期中中，用用来来临临时时封封锁锁其其他他设设备备对对总总线线的的请请求求，以以确确保保CPU能能从从数数据据总总线线上上正正确确读读取取中中断断向向量量号号，防防止止其其它它总总线线部部件件在在中中断断响响应应过过程程中中占占有有总总线线而而打打断断一一个完整的中断响应过程个完整的中断响应过程4.1.4 最大组态的引脚定义LOCK*(Lock，294.1.4 最大组态的引脚定义nRQ/GT0、RQ/GT1(Request/Grant，31、30)1)总线请求信号输入总线请求信号输入/总线允许信号输出引脚总线允许信号输出引脚2)供供CPU以以外外的的两两个个处处理理器器，用用来来发发出出使使用用总总线线的的请请求求信信号号和和接收接收CPU对总线请求信号的应答对总线请求信号的应答3)双双向向的的，请请求求与与应应答答信信号号在在同同一一引引脚脚上上分分时时传传输输，方方向向相相反反，其中其中31脚比的脚比的30脚优先级高脚优先级高4.1.4 最大组态的引脚定义RQ/GT0、RQ/GT14.1.4 最大组态的引脚定义nQS1、QS0(Instruction Queue Status，24、25)：1)指令队列状态信号输出引脚指令队列状态信号输出引脚2)信号的组合给出了前一个信号的组合给出