用于系统集成的嵌入式PLD系列课件

1日程v系统集成的要求vAPEX 20K 系列结构概述v增强的嵌入式阵列结构v系统性能的增强v开发工具和设计方法2满足系统集成日益增长的要求的新型结构下一代系统的要求我们欢迎可编程逻辑的灵活性，但是有限的密度使得它不能满足高端系统的实际要求如果一个 ASIC 或者 PLD制造商没有广泛的 IP 设计支持，我们就不会去考虑它。提高设计的重复利用率是赢得市场的关键电路板的空间是珍贵的资源。对任何设计要求，我根本就不去考虑多芯片方案，因为它不能整洁地装入一个特定的器件结构 有了促使供电电压降低和系统性能提高的工艺技术,我们需要与一系列新的 I/O 标准如 SSTL-3、GTL和 LVDS等对接 332-Bit,33-MHz PCIIn FIFO16-to-32BitInterfaceOut FIFOPort 1100 MBitMACInterfaceIn FIFO16-to-32BitInterfaceOut FIFO100 MBitMACInterfacePort 8SystemMemoryDiagnosticInterface32 Bit,33 MHz32 Bit,64 MHzWriteMemoryControlMessageMemory96MBReadMemoryControlFIFOUsage ParameterControl S/MFIFOCAMMIPSPTTLTTLLVTTLPLLMemoryControllerLVTTLCacheMemoryFLEX 10KMAX 7000FLEX 6000当今典型的系统设计v100Mb的 8 端口以太网交换机32bit、33MHz 的PCI总线5.0V和 3.3V 两种供电电压I/O 接口标准：TTL和LVTTL464-Bit,66-MHz PCIIn FIFO32-to-64BitInterfaceOut FIFOPort 11 GBitMACInterfaceIn FIFO32-to-64BitInterfaceOut FIFO1 GBitMACInterfacePort 8SystemMemoryDiagnosticInterface64 Bit,66 MHz64 Bit,100 MHzWriteMemoryControlMessageMemory96MBReadMemoryControlFree CellFIFOUsage ParameterControl S/MFIFOCAMMIPSPSSTL-3LVTTLGTL+PLLMemoryControllerCacheMemoryLVDSLVDSAPEX 20K:完整的系统集成v1Gb的8端口以太网交换机64bit、66MHz的 PCI总线2.5V和1.8V两种供电电压I/O接口标准：LVTTL、SSTL-3、GTL+和LVDSSSTL-3 1998 Altera Corporation5APEX 20K 系列结构概述6APEX 20K APEX 20KFLEXFLEX 6000 6000uu交错的交错的交错的交错的LABLAB结构结构结构结构uuLE LE 结构结构结构结构uuI/O I/O 结构结构结构结构FLEXFLEX 10K 10Kuu互连（互连（互连（互连（interconnectinterconnect）uu嵌入式存储器嵌入式存储器嵌入式存储器嵌入式存储器uu密度高密度高密度高密度高uu锁相环锁相环锁相环锁相环 MAXMAX 7000 7000uu基于乘积项的结构基于乘积项的结构基于乘积项的结构基于乘积项的结构uu高扇入能力高扇入能力高扇入能力高扇入能力uu实现快速状态机实现快速状态机实现快速状态机实现快速状态机合并和增强以前的器件结构的特点用以实现片内系统（System-on-a-Chip）7多内核MultiCore 结构v多内核结构使得百万门规模的 PLD 设计成为可能v容易在设计中集成高效的IP模块查找表内核:FLEX 6000 模块乘积项内核:MAX 7000 模块存储器内核:FLEX 10KE 模块LUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemoryLUTP-TermMemory8APEX 20K 系列的特点v0.25或者0.18基于SRAM的6层金属工艺 v10万门到100万门的规模4,160至 42,240个逻辑单元53,000至 541,000Bit的片内RAM416 至 4,224个宏单元v0.15的产品计划在2001年问世200万门的密度v125MHz的系统性能符合64Bit字长,66MHz的PCI 总线标准v多内核MultiCore 嵌入式结构乘积项内核的速度可达3.9ns高速双端口RAM内容可定位存储器(CAM)9APEX 20K系列的特点v4级连续快速通道互连（FastTrack Interconnect）布线体系的新水平v功能增强的锁相环(PLL)1倍频、2倍频和4倍频可选v支持常见的I/O端口标准 包括LVTTL、LVCMOS、SSTL3、GTL/GTL+和LVDS等标准v多电压(MultiVolt)I/O 接口v先进的FineLine BGA 封装10APEX 20K 系列逻辑门250K100KEP20K100EP20K160750K500K用户 I/O引脚数量EP20K200EP20K300EP20K400EP20K600EP20K10001M2507800.25mm0.18mm11APEX 20K 系列263K 53K-106K4,16053,248416250FineLine BGA144 TQFP208 QFP240 QFP最大逻辑门数典型可用门 逻辑单元数最大RAM容量（Bit）最大宏单元数最 大 I/O引 脚 数封 装 格 式404K82K-163K 6,40081,920640320FineLineBGA144 TQFP208 QFP240 QFP526K106K-211K8,320106,496832320FineLineBGA208 QFP240 QFP728K147K-293K11,520147,4561,152420FineLineBGA208 QFP240 QFP1,052K213K-423K 16,640212,9921,664500FineLineBGA208 QFP240 QFP特 点EP20K100EP20K160EP20K200EP20K300EP20K4001,537K 311K-618K 24,320311,2962,432620FineLineBGAEP20K6002,670K541K-1,073K 42,240540,6724,224780FineLineBGAEP20K1000EP20K400器件计划在1999年第一季度供货!12APEX 20K 系列的性能v125MHz 的系统性能v符合64Bit字长、66MHz的PCI总线标准8Bit字长、512点的 FFT性能(MHz)16x16的4级流水线乘法器16Bit字长的 8阶FIR滤波器16位可预置计数器APEX快20%FLEX 10KE-1APEX 20K-113APEX 20K 系列更省电 注：25MHz的系统性能每个LE的功耗 mW5.0-VEPF10K1003.3-VEPF10K100A2.5-VEPF10K100E1.8-VEP20K40014MegaLAB模块内 互连局部互连行互连列互连ESBMegaLAB 模块MegaLAB模块功能增强的快速通道互连v4级连续的金属互连结构1415APEX 20K系列的 MegaLAB模块v逻辑单元(LE)的结构一个4输入查找表（LUT）一个D触发器一个进位链和一个级联链v逻辑阵列快(LAB)的结构由10个LE组成vMegaLAB模块16个 LAB1 个嵌入式系统块(ESB)嵌入式系统块(ESB)LAB16LAB1LAB2LELELELELELELELELELEMegaLAB模块内部互连新型的体系结构 1998 Altera Corporation16增强的嵌入式阵列结构17嵌入式系统块v功能增强的嵌入式结构尤其适于系统集成ESB18乘积项结构的优势v乘积项结构适于实现组合逻辑地址译码和状态机等v查找表结构适于实现带寄存器的数据通路功能19嵌入式乘积项的容量vESB 实现乘积项逻辑的能力32个乘积项16个 可编程D触发器、16个异或门和16个并行扩展项v可以级联起来实现扇入更多的功能 v速度可达3.9nsMegaLAB 模块内部互连3232个乘积项个乘积项个乘积项个乘积项FFsFFs161632OROR32反 馈XORXOR161920v片内或者片外的延迟危害系统的性能嵌入式乘积项的性能v片内集成的乘积项提高系统的速度tSU2.5 nstLAD2.7 nsP-TERM延迟：4.7 ns+1.0 ns+2.7 ns+2.5 ns =10.9 nsEPF10K100E-1EPM7064S-5tCO4.7 nstD1.0 nsREG延迟：0.2 ns+3.9 ns+0.7 ns =4.8 nstSU0.7 nstLAD3.9 nsREGP-TERMAPEX 20K-1 速度等级tCO0.2 nsREGAPEX 20KLUTLUTREG21v字长可变每个ESB包含2,048Bit的RAM容量容易合并起来实现字长更大、单元更多的存储器v双端口读/写操作相互独立双端口 FIFO的速度达150MHz 同步操作或者异步操作均可嵌入式 RAM128 X 16256 X 82,048 X 1512 X 41,024 X 21616写端口读端口2122系统级存储器集成v有效的满足系统级设计对各种RAM功能的要求包括高速缓存RAM、双端口FIFO和ROM功 能配 置高速缓存 RAM双端口FIFO ROMESB开销4128244128性 能150 MHz110 MHz150 MHz150 MHz150 MHz110 MHz256 x 324,096 x 64128 x 32128 x 64256 x 324,096 x 6423内容可定位存储器(CAM)v内容可定位存储器(CAM)实现快速的搜索功能类似并行比较器的功能速度比串行 RAM 快一个数量级 v从存储器中搜索数据并输出地址地址CAM数据常见于高速通信系统中24基于APEX 20K器件的 高速 CAMv集成的CAM 极大地提高系统性能vAPEX 20K器件中CAM功能模块的特点ESB支持容量为1Kb的CAM(32 字 x 32 Bit/字)4.0ns 访问时间多个ESB级联起来实现大的 CAM容量延迟：4.7 ns+1.0 ns+20.0 ns+1.0 ns+2.5 ns=29.2 nsEPF10K100E-1不连续的 CAMtD1.0 ns延迟：0.2 ns+4.0 ns+0.7 ns=4.9 nstSU2.5 nstCO4.7 nstD1.0 nstACC20.0 nsREGREGAPEX 20K（-1 速度等级）tSU0.7 nstACC4.0 nsREGtCO0.2 nsREGCAMLUTLUT25CAM 的应用v搜索速度要快转换地址映射地址转换标记缓存 1998 Altera Corporation26增 强 系 统 性 能27内置锁相环vAltera的第一个内置锁相环的FLEX 10K 器件于1996年问世v下一代锁相环（PLL）的功能时钟锁（ClockLock）同步电路时钟提升（ClockBoost）电路(1倍、2倍和 4倍)扩展时钟频率范围参 数最小值输出频率输入频率(x1)输入频率(x2)输入频率(x4)时钟抖动1111最大值1331336633500单位MHzMHzMHzMHzps2728速度要求ASIC 设计的百分比性能要求(MHz)0-2020-4040-6060-8080-100 1001997年专用集成电路(ASIC)设计的频率要求29数据来源:Altera公司5.0 V3.3 V2.5 V1.8 V开始设计时的百分比混合电压系统日趋流行供电电压发展趋势30支持低电压 I/O标准v高系统性能和低供电电压的发展趋势带来对多种低电压I/O 标准的接口要求I/O 标 准应 用GTL/GTL+(Gunning Transceiver Logic)ASSTL-3(Stub Series Terminated Logic)LVDS(Low-Voltage Differential Signaling)高速处理器接口高速底板驱动器125 MHz 高速 SDRAM接口150 MHz高速底板驱动器高速点到点数据链路622 Mb/s31APEX 20K 完整的接口方案 v在系统设计中用户可以选择I/O 接口标准64-Bit,66-MHz PCIIn FIFO32-to-64BitInterfaceOut FIFOPort 11 GBitMACInterfaceIn FIFO32-to-64BitInterfaceOut FIFO1 GBitMACInterfacePort 8SystemMemoryDiagnosticInterface64 Bit,66 MHz64 Bit,100 MHzWriteMemoryControlMessageMemory96MBReadMemoryControlFree CellFIFOUsage ParameterControl S/MFIFOCAMMIPSPSSTL-3SSTL-3LVTTLGTL+PLLMemoryControllerCacheMemoryLVDSLVDSAPEX 20K 1998 Altera Corporation32设计工具和方法33开发工具的进展第四代可编程逻辑开发工具A+PLUSMAX+PLUSMAX+PLUS IIQuartus逻辑门数量34系统级设计的新工具片内系统设计部分重编译多处理器系统百万门以上的规模基于硬件描述语言的设计设计复用产品面市更快知识产权模块修订控制分布式计算基于工作组的设计世界范围内的设计合作不同类型的网络互连利用WWW35先进的综合工具vCoreSyn 层次化综合工具为每个功能模块选择最优的内核v充分利用器件的资源和充分提高设计的性能查找表查找表查找表查找表乘积项乘积项乘积项乘积项存储器存储器存储器存储器CoreSyn算法写存储器控制读存储器控制锁相环存储器控制器使用参数控制 S/MFIFOFIFO36兆 功 能（Megafunction）64 Bit,66 MHz64 Bit,100 MHzWriteMemoryControlReadMemoryControlFree CellFIFOUsage ParameterControl S/MFIFOPLLMemoryController1-GBit MAC Interface Core(8)MIPS mPCorePCICore千兆bit/s以太网的 MAC 接口(8)MIPS 微处理器64Bit、66MHz的PCI总线23%28%5%EP20K400 9%11%2%EP20K1000 高效的IP模块集成v高效地实现复杂的兆功能(Megafunction)使设计者的效率达到最高产品面市更快37完整的系统集成方案n百万门以上的规模n嵌入式多内核结构查找表、乘积项、RAM存储器和 CAM存储器高效的IP模块集成功能增强的锁相环(PLL)n125MHz的系统性能 n可选择的I/O接口标准LVTTL,LVCMOS,SSTL-3,GTL/GTL+和LVDSnFineLine形式BGA封装nQuartus开发软件APEX 20K64-Bit,66-MHz PCIIn FIFO32-to-64BitInterfaceOut FIFOPort 11 GBitMACInterfaceIn FIFO32-to-64BitInterfaceOut FIFO1 GBitMACInterfacePort 8DiagnosticInterface64 Bit,66 MHz64 Bit,100 MHzWriteMemoryControlReadMemoryControlFree CellFIFOUsage ParameterControl S/MFIFOCAMMIPSPSSTL-3LVTTLGTL+PLLMemoryControllerCacheMemoryLVDSSSTL-3LVDS