数字逻辑-4同步时序逻辑课件

数字逻辑 第四章同步时序逻辑0/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑1/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑2/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑3/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑4/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑5/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑6/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑7/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑8/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑9/106设计实设计实例例例例数字逻辑 第四章同步时序逻辑10/106移位寄存器移位寄存器移位寄存器移位寄存器 (shift registershift register)数字逻辑 第四章同步时序逻辑11/10674LS299 74LS299 数字逻辑 第四章同步时序逻辑12/10674LS299 74LS299 数字逻辑 第四章同步时序逻辑13/106中中中中规规模集成模集成模集成模集成计计数器数器数器数器 数字逻辑 第四章同步时序逻辑14/106中中中中规规模同步模同步模同步模同步计计数器的一般功能数器的一般功能数器的一般功能数器的一般功能 l可逆计数。可逆计数也叫加减计数。可逆计数。可逆计数也叫加减计数。u加减控制信号加减控制信号U/DU/D来控制计数方式。当来控制计数方式。当1 1时，作加法计数；当时，作加法计数；当0 0时，作减法计数。时，作减法计数。u在双时钟方式中，计数器有的两个外部时钟输入端：在双时钟方式中，计数器有的两个外部时钟输入端：CP+CP+和和CP-CP-，CP+CP+作加法计数；作加法计数；CP-CP-作减法计数。作减法计数。l预置功能（同步预置功能（同步/异步）异步）u预置控制端预置控制端/LD/LD。当。当0 0时，可使计数器的状态等于预先设定的时，可使计数器的状态等于预先设定的状态，即状态，即Q QD DQ QC CQ QB BQ QA A=DCBA=DCBA为预置的输入数据。为预置的输入数据。l复位功能（同步复位功能（同步/异步）异步）l时钟有效边沿的选择时钟有效边沿的选择数字逻辑 第四章同步时序逻辑15/10674LS16374LS163数字逻辑 第四章同步时序逻辑16/10674LS16374LS163状状状状态态表表表表数字逻辑 第四章同步时序逻辑17/10674LS16374LS163波形波形波形波形图图数字逻辑 第四章同步时序逻辑18/1060-100-10计计数（清零）数（清零）数（清零）数（清零）数字逻辑 第四章同步时序逻辑19/1065-155-15计计数（置数）数（置数）数（置数）数（置数）数字逻辑 第四章同步时序逻辑20/106同步同步同步同步级联级联数字逻辑 第四章同步时序逻辑21/106异步异步异步异步级联级联 数字逻辑 第四章同步时序逻辑22/106实实例例例例数字逻辑 第四章同步时序逻辑23/106实实例例例例数字逻辑 第四章同步时序逻辑24/106实实例例例例数字逻辑 第四章同步时序逻辑25/106实实例例例例数字逻辑 第四章同步时序逻辑26/106实实例例例例数字逻辑 第四章同步时序逻辑27/106脉冲分配器脉冲分配器脉冲分配器脉冲分配器(pulse distributorpulse distributor)数字逻辑 第四章同步时序逻辑28/106知知知知识识点点点点l时序电路的稳定输出不仅取决于该时刻的输入状态，还时序电路的稳定输出不仅取决于该时刻的输入状态，还与前一时刻电路的输入状态有关。与前一时刻电路的输入状态有关。l时序电路由组合电路及存储电路两部分组成。时序电路由组合电路及存储电路两部分组成。l触发器是具有记忆功能的逻辑器件。通常触发器有两个触发器是具有记忆功能的逻辑器件。通常触发器有两个输出端，且在稳态时两个输出端状态相反，分别用输出端，且在稳态时两个输出端状态相反，分别用Q和和/Q表示。表示。数字逻辑 第四章同步时序逻辑29/106知知知知识识点点点点l时序电路当前时刻的内部状态，称为现态，用时序电路当前时刻的内部状态，称为现态，用Qn表示。表示。加上输入信号后时序电路将要达到的状态称为次态，用加上输入信号后时序电路将要达到的状态称为次态，用Qn+1表示。表示。l输出函数输出函数：Zi=fi(x1,xn,Q1,Qr)l激励函数激励函数：Yi=gi(x1,xn,Q1,Qr)数字逻辑 第四章同步时序逻辑30/106知知知知识识点点点点数字逻辑 第四章同步时序逻辑31/106知知知知识识点点点点数字逻辑 第四章同步时序逻辑32/106知知知知识识点点点点数字逻辑 第四章同步时序逻辑33/106知知知知识识点点点点l同步时序逻辑逻辑描述方法同步时序逻辑逻辑描述方法 u特性函数就是次态特性函数就是次态Qn+1的逻辑表达式，也称为次态函数。的逻辑表达式，也称为次态函数。u激励表又称驱动表。它表明触发器由现态转换到次态，对其输激励表又称驱动表。它表明触发器由现态转换到次态，对其输入状态的要求。入状态的要求。u状态图是状态转换图的简称。它用圆圈和箭头表示时序逻辑状状态图是状态转换图的简称。它用圆圈和箭头表示时序逻辑状态及其转换关系。态及其转换关系。u状态表是状态转换表的简称。状态表和状态图在表示时序电路状态表是状态转换表的简称。状态表和状态图在表示时序电路逻辑的实质是一样的，只是形式不同。逻辑的实质是一样的，只是形式不同。u波形图即是按照时间的变化，画出反映时钟脉冲、输入信号、波形图即是按照时间的变化，画出反映时钟脉冲、输入信号、触发器状态之间对应关系的波形触发器状态之间对应关系的波形 数字逻辑 第四章同步时序逻辑34/106知知知知识识点点点点l时序逻辑分析步骤：时序逻辑分析步骤：u根据给定逻辑图写出每个触发器的激励函数，即写出触发器输根据给定逻辑图写出每个触发器的激励函数，即写出触发器输入信号的逻辑函数表达式。入信号的逻辑函数表达式。u将各触发器的激励函数代入各自的特性函数中，求得次态函数。将各触发器的激励函数代入各自的特性函数中，求得次态函数。u（写出给定逻辑图的输出函数）（写出给定逻辑图的输出函数）。u求出求出cp作用下的给定逻辑图的状态转换图（状态转换表或波形作用下的给定逻辑图的状态转换图（状态转换表或波形图）。图）。u说明功能。说明功能。数字逻辑 第四章同步时序逻辑35/106知知知知识识点点点点l时序逻辑设计步骤：时序逻辑设计步骤：u分析设计要求，建立原始状态图和状态表。分析设计要求，建立原始状态图和状态表。u进行状态化简。以便消去多余状态，得到最小化状态表。进行状态化简。以便消去多余状态，得到最小化状态表。u进行合理的状态编码。也就是将用数字或者符号表示的状态，进行合理的状态编码。也就是将用数字或者符号表示的状态，给予合理的二进制编码。给予合理的二进制编码。u选择存储器件，并求出激励函数和输出函数。选择存储器件，并求出激励函数和输出函数。u画出逻辑图。画出逻辑图。数字逻辑 第四章同步时序逻辑36/106知知知知识识点点点点l状态等效判据：状态等效判据：u在所有不同的现输入下，现输出都分别相同在所有不同的现输入下，现输出都分别相同u在所有不同的现输入下，次态为下列情况之一：在所有不同的现输入下，次态为下列情况之一：两个次态完全相同；两个次态完全相同；两个次态为现态本身或者为现态交错；两个次态为现态本身或者为现态交错；两个次态为状态对循环中的一个状态对；两个次态为状态对循环中的一个状态对；两个状态的某一后继状态对可以合并。两个状态的某一后继状态对可以合并。l状态等效方法状态等效方法u蕴含表法蕴含表法 数字逻辑 第四章同步时序逻辑37/106知知知知识识点点点点l次佳编码原则：次佳编码原则：u在相同输入条件下，如果次态相同，则现态应给予相邻编码。在相同输入条件下，如果次态相同，则现态应给予相邻编码。所谓相邻编码，是指两个状态的二进制代码仅有一位不同。所谓相邻编码，是指两个状态的二进制代码仅有一位不同。u在不同输入条件下，同一现态的各次态应采用相邻编码。在不同输入条件下，同一现态的各次态应采用相邻编码。u在相同输入条件下，若输出相同，则两个现态应采用相邻的编在相同输入条件下，若输出相同，则两个现态应采用相邻的编码。码。数字逻辑 第四章同步时序逻辑38/106知知知知识识点点点点l八位双向移位寄存器八位双向移位寄存器74LS299引脚图引脚图 数字逻辑 第四章同步时序逻辑39/106知知知知识识点点点点l八位双向移位寄存器八位双向移位寄存器74LS299工作状态表工作状态表 数字逻辑 第四章同步时序逻辑40/106知知知知识识点点点点 l同步计数器同步计数器74LS163 数字逻辑 第四章同步时序逻辑41/106知知知知识识点点点点l计数器级联方式有两种：同步级联；异步级联计数器级联方式有两种：同步级联；异步级联。l利用中规模计数器的预置功能可以构成任意进制计数器。利用中规模计数器的预置功能可以构成任意进制计数器。数字逻辑 第四章同步时序逻辑42/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑43/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑44/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑45/106精精精精选习题选习题l图示的为两片图示的为两片74LS161组成的计数器。组成的计数器。u（1）芯片（）芯片（I）和芯片（）和芯片（II）的计数模值各为多少？级联采用）的计数模值各为多少？级联采用了哪种连接方式？了哪种连接方式？u（2）分别作出芯片（）分别作出芯片（I）和（）和（II）的状态图。）的状态图。u（3）如果该电路做分频器使用，则芯片（）如果该电路做分频器使用，则芯片（II）的输出脉冲和）的输出脉冲和CP脉冲的分频比是多少？脉冲的分频比是多少？数字逻辑 第四章同步时序逻辑46/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑47/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑48/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑49/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑50/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑51/106精精精精选习题选习题数字逻辑 第四章同步时序逻辑52/106精精精精选习题选习题l已知脉冲分配器的输出波形如图所示，试用已知脉冲分配器的输出波形如图所示，试用74161和和3-8译码译码器设计电路，并画出逻辑电路图。器设计电路，并画出逻辑电路图。数字逻辑 第四章同步时序逻辑53/106精精精精选习题选习题