计算机组成原理第2版-001课件

1 1计计算算机机组组成成原原理理第版第版高高 等等 教教 育育 出出 版版 社社高高等等教教育育电电子子音音像像出出版版社社2 2第第章章 计算机系统概论计算机系统概论第一章与第二章考试要点第一章与第二章考试要点 一、计算机发展历程一、计算机发展历程 了解了解 二、计算机系统的层次结构二、计算机系统的层次结构 了解了解 1.1.计算机硬件的基本组成计算机硬件的基本组成 2.2.计算机软件的分类计算机软件的分类 3.3.计算机的工作过程计算机的工作过程 三、计算机的性能指标三、计算机的性能指标 理解理解 计算机的性能指标，吞吐量等，要注意，这些概念在后续计算机的性能指标，吞吐量等，要注意，这些概念在后续章节中会经常出现，需要熟练掌握章节中会经常出现，需要熟练掌握3 31.1 计算机系统简介计算机系统简介由具有各类特殊功能由具有各类特殊功能的信息（程序）组成的信息（程序）组成1.计算机系统计算机系统计算机系统计算机系统计算机的实体，计算机的实体，如主机、外设等如主机、外设等一、一、计算机的软硬件概念计算机的软硬件概念硬件硬件软件软件4 4按任务需要编制成的各种程序按任务需要编制成的各种程序用来管理整个计算机系统用来管理整个计算机系统 系统软件系统软件应用软件应用软件语言处理程序语言处理程序操作系统操作系统服务性程序服务性程序数据库管理系统数据库管理系统网络软件网络软件软软件件1.15 5计算机计算机高级语高级语言程序言程序目标目标程序程序结果结果翻译翻译运行运行1.12.计算机的解题过程计算机的解题过程6 6二、计算机系统的层次结构二、计算机系统的层次结构高级语言高级语言虚拟机器虚拟机器 M3汇编语言汇编语言虚拟机器虚拟机器 M2操作系统操作系统虚拟机器虚拟机器机器语言机器语言实际机器实际机器 M1微指令系统微指令系统微程序机器微程序机器 M01.17 7用编译程序翻译用编译程序翻译成汇编语言程序成汇编语言程序用汇编程序翻译用汇编程序翻译成机器语言程序成机器语言程序用机器语言解释操作系统用机器语言解释操作系统用微指令解释机器指令用微指令解释机器指令由硬件直接执行微指令由硬件直接执行微指令软软件件硬硬件件1.1虚拟机器虚拟机器 M4虚拟机器虚拟机器 M3虚拟机器虚拟机器 M2实际机器实际机器 M1微程序机器微程序机器 M08 8程序员所见到的计算机系统的属性程序员所见到的计算机系统的属性概念性的结构与功能特性概念性的结构与功能特性计算机计算机体系结构体系结构计算机计算机组成组成实现计算机体系结构所体现的属性实现计算机体系结构所体现的属性有无乘法指令有无乘法指令如何实现乘法指令如何实现乘法指令（指令系统、数据类型、寻址技术、（指令系统、数据类型、寻址技术、I/OI/O机理）机理）（具体指令的实现）（具体指令的实现）1.1三、三、计算机体系结构和计算机组成计算机体系结构和计算机组成9 91.2 计算机的基本组成计算机的基本组成1.计算机由五大部件组成计算机由五大部件组成3.指令和数据用二进制表示指令和数据用二进制表示4.指令由操作码和地址码组成指令由操作码和地址码组成6.以运算器为中心以运算器为中心2.指令和数据以同等地位存于存储器，指令和数据以同等地位存于存储器，可按地址寻访可按地址寻访5.存储程序存储程序一、冯冯诺依曼计算机的特点诺依曼计算机的特点5.存储程序存储程序1010算术运算算术运算逻辑运算逻辑运算存放数据存放数据和程序和程序将信息转换成机将信息转换成机器能识别的形式器能识别的形式将结果转换成将结果转换成人们熟悉的形式人们熟悉的形式指挥程序指挥程序运行运行1.2冯冯诺依曼计算机硬件框图诺依曼计算机硬件框图存储器存储器输入设备输入设备运算器运算器控制器控制器输出设备输出设备11111.2冯冯诺依曼计算机硬件框图诺依曼计算机硬件框图存储器存储器输入设备输入设备运算器运算器控制器控制器输出设备输出设备1212二、计算机硬件框图二、计算机硬件框图1.21.以存储器为中心的计算机硬件框图以存储器为中心的计算机硬件框图程序程序存储器存储器输出设备输出设备输入设备输入设备运算器运算器控制器控制器数据数据结果结果计算计算1313ALU主存主存辅存辅存CPU主机主机I/O设备设备硬件硬件CU2.现代计算机硬件框图现代计算机硬件框图存储器存储器输入设备输入设备运算器运算器输出设备输出设备控制器控制器1.2ALUCPU主机主机I/O设备设备CU主主存存14141.上机前的准备上机前的准备 建立数学模型建立数学模型 -+-+-=!x9!x7!x5!x3xx9753sin 编制解题程序编制解题程序 确定计算方法确定计算方法程序程序 运算的运算的 全部步骤全部步骤0,1,2,)()(21nyn xynx=+=指令指令 每每 一个步骤一个步骤1.2三、计算机的工作步骤三、计算机的工作步骤1515存储体存储体大楼大楼存储单元存储单元 存放一串二进制代码存放一串二进制代码存储字存储字 存储单元中二进制代码的组合存储单元中二进制代码的组合存储字长存储字长 存储单元中二进制代码的位数存储单元中二进制代码的位数每个存储单元赋予一个地址号每个存储单元赋予一个地址号按地址寻访按地址寻访 存储单元存储单元 存储元件存储元件（0/1）房房间间 床位床位（无人（无人/有人）有人）(1)存储器的基本组成存储器的基本组成1.2MDR主存储器主存储器存储体存储体MAR2.计算机的解题过程计算机的解题过程1616MARMDR 存储单元个数存储单元个数 16存储字长存储字长 8 设设 MAR =4 位位 MDR =8 位位1.2存储器地址寄存器存储器地址寄存器反映存储单元的个数反映存储单元的个数存储器数据寄存器存储器数据寄存器反映存储字长反映存储字长(1)存储器的基本组成存储器的基本组成MDR主存储器主存储器存储体存储体MAR1717(2)运算器的基本组成及操作过程运算器的基本组成及操作过程1.2运算器运算器MQACCALUX1818取指令取指令分析指令分析指令执行指令执行指令PCIRCUPCIRCU取指取指执行执行PC 存放当前欲执行指令的地址，存放当前欲执行指令的地址，具有计数功能（具有计数功能（PC）+1 1 PCIR 存放当前欲执行的指令存放当前欲执行的指令访存访存访存访存完成完成一条一条指令指令1.2(3)控制器的基本组成控制器的基本组成19191.3 计算机硬件的主要技术指标计算机硬件的主要技术指标1.机器字长机器字长2.运算速度运算速度CPU 一次能处理数据的位数一次能处理数据的位数与与 CPU 中的中的 寄存器位数寄存器位数 有关有关=ni=1fi tiTM吉普森法吉普森法主频主频每秒执行百万条指令每秒执行百万条指令MIPS执行一条指令所需时钟周期数执行一条指令所需时钟周期数CPI每秒浮点运算次数每秒浮点运算次数FLOPS2020221 =256 KB213 =1 KB如如3.存储容量存储容量主存容量主存容量辅存容量辅存容量存储单元个数存储单元个数 存储字长存储字长字节数字节数字节数字节数 80 GB如如 MAR MDR 容量容量 10 8 16 32存放二进制信息的总位数存放二进制信息的总位数1.31K=210 1B=23b1GB=230b1 K 8位位64 K 32位位2121第章第章 计算机的发展及应用计算机的发展及应用2.3 计算机的展望计算机的展望2.2 计算机的应用计算机的应用2.1 计算机的发展史计算机的发展史2222第章第章 系统总线系统总线3.1 总线的基本概念总线的基本概念3.2 总线的分类总线的分类3.3 总线特性及性能指标总线特性及性能指标3.4 总线结构总线结构3.5 总线控制总线控制2323 总线一章不是考试的重点，需要识记的内容较多，相对的总线一章不是考试的重点，需要识记的内容较多，相对的重点在于总线仲裁和定时。重点在于总线仲裁和定时。一、总线概述一、总线概述 了解了解 识记识记 总线的基本概念、总线的分类、总线的组成和性能指标。总线的基本概念、总线的分类、总线的组成和性能指标。注意单总线、双总线和多总线指的是有几套数据总线、控制总注意单总线、双总线和多总线指的是有几套数据总线、控制总线以及地址总线。线以及地址总线。二、总线仲裁二、总线仲裁 掌握掌握 集中仲裁方式、分布仲裁方式、要能说出各种不同的仲裁方式集中仲裁方式、分布仲裁方式、要能说出各种不同的仲裁方式以及它们各自的原理。以及它们各自的原理。三、总线操作和定时三、总线操作和定时 掌握掌握 同步定时方式、异步定时方式；知道不同的定时方式的原理。同步定时方式、异步定时方式；知道不同的定时方式的原理。四、总线标准四、总线标准 了解了解 知道有正式标准和工业标准，知道有几种不同的标准，标准规知道有正式标准和工业标准，知道有几种不同的标准，标准规定了总线的机械结构功能结构和电气规范。定了总线的机械结构功能结构和电气规范。24243.1 总线的基本概念总线的基本概念一、为什么要用总线一、为什么要用总线二、什么是总线二、什么是总线三、总线上信息的传送三、总线上信息的传送总线是连接各个部件的信息传输线，总线是连接各个部件的信息传输线，是是 各个部件共享的传输介质各个部件共享的传输介质串行串行并行并行2525四、总线结构的计算机举例四、总线结构的计算机举例1.面向面向 CPU 的双总线结构框图的双总线结构框图 中央处理器中央处理器 CPUI/O总线总线M总总线线3.1主存主存 I/O接口接口 I/O 设备设备1 I/O 设备设备2I/O接口接口I/O接口接口 I/O 设备设备n2626单总线（系统总线）单总线（系统总线）2.单总线结构框图单总线结构框图 CPU 主存主存 I/O接口接口 I/O 设备设备1 I/O 设备设备2 I/O接口接口 I/O 设备设备n I/O接口接口3.127273.以存储器为中心的双总线结构框图以存储器为中心的双总线结构框图系统总线系统总线 主存主存 CPU I/O接口接口 I/O 设备设备1 I/O 设备设备n I/O接口接口存储总线存储总线3.128283.2 总线的分类总线的分类1.片内总线片内总线2.系统总线系统总线芯片内部芯片内部 的总线的总线数据总线数据总线地址总线地址总线控制总线控制总线双向双向 与机器字长、存储字长有关与机器字长、存储字长有关单向单向 与存储地址、与存储地址、I/O地址有关地址有关有出有出 有入有入计算机各部件之间计算机各部件之间 的信息传输线的信息传输线存储器读、存储器写存储器读、存储器写总线允许、中断确认总线允许、中断确认中断请求、总线请求中断请求、总线请求29293.通信总线通信总线串行通信总线串行通信总线并行通信总线并行通信总线传输方式传输方式3.2 用于用于 计算机系统之间计算机系统之间 或或 计算机系统计算机系统与其他系统与其他系统（如控制仪表、移动通信等）（如控制仪表、移动通信等）之间的通信之间的通信30303.3 总线特性及性能指标总线特性及性能指标CPU 插板插板主存主存 插板插板I/O 插板插板一、总线物理实现一、总线物理实现BUS主板主板31311.机械特性机械特性2.电气特性电气特性3.功能特性功能特性4.时间特性时间特性二、总线特性二、总线特性尺寸尺寸、形状、形状、管脚数管脚数及及排列顺序排列顺序传输方向传输方向 和有效的和有效的 电平电平 范围范围每根传输线的每根传输线的 功能功能信号的信号的 时序时序 关系关系3.3地址地址数据数据控制控制3232三、总线的性能指标三、总线的性能指标1.总线宽度总线宽度2.标准传输率标准传输率3.时钟同步时钟同步/异步异步4.总总线线复复用用5.信号线数信号线数6.总线控制方式总线控制方式7.其他指标其他指标数据线数据线 的根数的根数每秒传输的最大字节数（每秒传输的最大字节数（MBps）同步同步、不同步不同步地址线地址线 与与 数据线数据线 复用复用地址线、数据线和控制线的地址线、数据线和控制线的 总和总和负载能力负载能力并发、自动、仲裁、逻辑、计数并发、自动、仲裁、逻辑、计数3.33333ISAEISAVESA(LV-BUS)PCIAGPRS-232USB模块模块系统系统总总线线标标准准 四、总线标准四、总线标准系统系统模块模块3.3标标 准准 界界 面面3434总线标准总线标准数据线数据线总线时钟总线时钟带宽带宽ISA168 MHz（独立）（独立）33 MBpsEISA328 MHz（独立）（独立）33 MBpsVESA(VL-BUS)3232 MHz（CPU）133 MBpsPCI326433 MHz（独立）（独立）64 MHz（独立）（独立）132 MBps528 MBpsAGP3266.7 MHz（独立）（独立）133 MHz（独立）（独立）266 MBps533 MBpsRS-232串行通信串行通信总线标准总线标准数据终端设备（计算机）和数据通信设备数据终端设备（计算机）和数据通信设备（调制解调器）之间的标准接口（调制解调器）之间的标准接口USB串行接口串行接口总线标准总线标准普通无屏蔽双绞线普通无屏蔽双绞线带屏蔽双绞线带屏蔽双绞线最高最高1.5 Mbps(USB1.0)12 Mbps(USB1.0)480 Mbps(USB2.0)3.3 四、总线标准四、总线标准35353.4 总线结构总线结构略略36363.5 总线控制总线控制一、总线判优控制一、总线判优控制 总线判优控制总线判优控制分布式分布式集中式集中式 主设备主设备(模块模块)对总线有对总线有 控制权控制权 从设备从设备(模块模块)响应响应 从主设备发来的总线命令从主设备发来的总线命令1.基本概念基本概念链式查询链式查询计数器定时查询计数器定时查询独立请求方式独立请求方式37372.链式查询方式链式查询方式总总线线控控制制部部件件I/O接口接口0BSBRI/O接口接口1I/O接口接口nBG数据线数据线地址线地址线BS 总线忙总线忙BR总线请求总线请求BG总线同意总线同意3.5I/O接口接口13838 0BS 总线忙总线忙BR总线请求总线请求总总线线控控制制部部件件数据线数据线地址线地址线I/O接口接口0BSBRI/O接口接口1I/O接口接口n设备地址设备地址3.计数器定时查询方式计数器定时查询方式I/O接口接口13.5 计数器计数器设备地址设备地址 13939排队器排队器排队器排队器4.独立请求方式独立请求方式总总线线控控制制部部件件数据线数据线地址线地址线I/O接口接口0I/O接口接口1I/O接口接口nBR0 BG0BR1BG1BRnBGnBG总线同意总线同意BR总线请求总线请求3.54040二、总线通信控制二、总线通信控制1.目的目的2.总线传输周期总线传输周期主模块申请主模块申请，总线仲裁决定，总线仲裁决定主模块向从模块主模块向从模块 给出地址给出地址 和和 命令命令主模块和从模块主模块和从模块 交换数据交换数据主模块主模块 撤消有关信息撤消有关信息 申请分配阶段申请分配阶段寻址阶段寻址阶段传数阶段传数阶段结束阶段结束阶段解决通信双方解决通信双方 协调配合协调配合 问题问题3.54141由由 统一时标统一时标 控制数据传送控制数据传送充分充分 挖掘挖掘 系统系统 总线每个瞬间总线每个瞬间 的的 潜力潜力同步通信同步通信 异步通信异步通信 半同步通信半同步通信 分离式通信分离式通信 3.总线通信的四种方式总线通信的四种方式采用采用 应答方式应答方式，没有公共时钟标准，没有公共时钟标准同步同步、异步结合异步结合3.54242 读读命令命令(1)同步式数据输入同步式数据输入T1总线传输周期总线传输周期T2T3T4 时钟时钟 地址地址 数据数据3.54343 数据数据(2)同步式数据输出同步式数据输出T1总线传输周期总线传输周期T2T3T4 时钟时钟 地址地址 写写命令命令3.54444不互锁不互锁半互锁半互锁全互锁全互锁(3)异步通信异步通信3.5主设备主设备从设备从设备请请求求回回答答4545(4)半同步通信半同步通信同步同步 发送方发送方 用系统用系统 时钟前沿时钟前沿 发信号发信号 接收方接收方 用系统用系统 时钟后沿时钟后沿 判断、识别判断、识别3.5（同步同步、异步异步 结合）结合）异步异步 允许不同速度的模块和谐工作允许不同速度的模块和谐工作 增加一条增加一条 “等待等待”响应信号响应信号 WAIT4646以输入数据为例的半同步通信时序以输入数据为例的半同步通信时序T1 主模块发地址主模块发地址T2 主模块发命令主模块发命令T3 从模块提供数据从模块提供数据T4 从模块撤销数据，主模块撤销命令从模块撤销数据，主模块撤销命令Tw 当当 为低电平时，等待一个为低电平时，等待一个 TWAITTw 当当 为低电平时，等待一个为低电平时，等待一个 TWAIT3.54747 读读 命令命令WAIT 地址地址 数据数据3.5 时钟时钟总线传输周期总线传输周期T1T2TWTWT3T4(4)半同步通信半同步通信（同步同步、异步异步 结合）结合）4848上述三种通信的共同点上述三种通信的共同点一个总线传输周期（以输入数据为例）一个总线传输周期（以输入数据为例）主模块发地址主模块发地址、命令、命令 从模块准备数据从模块准备数据 从模块向主模块发数据从模块向主模块发数据总线空闲总线空闲3.5占用总线占用总线不占用总线不占用总线占用总线占用总线4949(5)分离式通信分离式通信充分挖掘系统总线每个瞬间的潜力充分挖掘系统总线每个瞬间的潜力主模块主模块 申请申请 占用总线占用总线，使用完后，使用完后即即 放弃总线放弃总线 的使用权的使用权从模块从模块 申请申请 占用总线占用总线，将各种信，将各种信息送至总线上息送至总线上一个总线传输周期一个总线传输周期子周期子周期1子周期子周期23.5主模块主模块50501.各模块有权申请占用总线各模块有权申请占用总线分离式通信特点分离式通信特点充分提高了总线的有效占用充分提高了总线的有效占用2.采用同步方式通信，不等对方回答采用同步方式通信，不等对方回答3.各模块准备数据时，不占用总线各模块准备数据时，不占用总线4.总线被占用时，无空闲总线被占用时，无空闲3.55151第第章章 存存 储储 器器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器5252 存储器层次结构是课程重点，复习时注意存储器层次结构是课程重点，复习时注意Cache-Cache-主存主存-外存外存层层次结构，对比次结构，对比Cache-Cache-主存主存和和虚拟存储器虚拟存储器的相关思想、原理和方法。的相关思想、原理和方法。本章是综合应用题常考点，典型的考题包括本章是综合应用题常考点，典型的考题包括CacheCache的三种不同的三种不同映像方式映像方式的相关计算，主存芯片的的相关计算，主存芯片的字扩展字扩展和和位扩展位扩展方案设计以及方案设计以及虚虚存相关地址转换存相关地址转换的内容。的内容。一、存储器的分类一、存储器的分类 识记识记 包括各种不同的分类方式，不同存储器的对比包括各种不同的分类方式，不同存储器的对比二、存储器的层次化结构二、存储器的层次化结构 理解理解 理解理解Cache-Cache-主存主存-外存的层次结构设计的原理和目的外存的层次结构设计的原理和目的三、半导体随机存取存储器三、半导体随机存取存储器 掌握掌握 1.SRAM 1.SRAM存储器的工作原理存储器的工作原理 2.DRAM 2.DRAM存储器的工作原理存储器的工作原理 注意注意DRAMDRAM刷新相关问题，以及刷新相关问题，以及SRAMSRAM和和DRAMDRAM的对比的对比 四、只读存储器四、只读存储器 了解了解 知道有知道有PROMPROM、EPROMEPROM、EEPROMEEPROM等不同种类的等不同种类的ROMROM5353五、主存与五、主存与CPUCPU的连接的连接 熟练掌握熟练掌握 这是解决主存扩展问题的基础这是解决主存扩展问题的基础 六、双口六、双口RAMRAM和多模块存储器和多模块存储器 掌握掌握 七、高速缓冲存储器（七、高速缓冲存储器（CacheCache）熟练掌握熟练掌握 1.1.程序访问的局部性原理程序访问的局部性原理 选择题点选择题点 2.Cache 2.Cache的基本工作原理的基本工作原理 要熟练掌握要熟练掌握 3.Cache 3.Cache和主存之间的映射方式和主存之间的映射方式 不同映射方式的对比，以及相关的计算，不同映射方式的对比，以及相关的计算，综合应用题点综合应用题点 4.Cache 4.Cache中主存块的替换算法中主存块的替换算法 理解不同的替换算法的思想理解不同的替换算法的思想 5.Cache 5.Cache写策略写策略 了解写直达和回写的原理和目的了解写直达和回写的原理和目的 八、虚拟存储器八、虚拟存储器 熟练掌握熟练掌握 1.1.虚拟存储器的基本概念虚拟存储器的基本概念 2.2.页式虚拟存储器页式虚拟存储器 3.3.段式虚拟存储器段式虚拟存储器 4.4.段页式虚拟存储器段页式虚拟存储器 5.TLB 5.TLB（快表）（快表）注意虚拟地址和物理地址的转换问题，如何查段表和页表；注意虚拟地址和物理地址的转换问题，如何查段表和页表；TLBTLB的原理和作用；平均访问时间的计算等。的原理和作用；平均访问时间的计算等。54544.1 概概 述述一、存储器分类一、存储器分类1.按存储介质分类按存储介质分类(1)半导体存储器半导体存储器(2)磁表面存储器磁表面存储器(3)磁芯存储器磁芯存储器(4)光盘存储器光盘存储器易失易失TTL、MOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失5555(1)存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问）顺序存取存储器顺序存取存储器 磁带磁带4.12.按存取方式分类按存取方式分类(2)存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问）随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写在程序的执行过程中在程序的执行过程中 只只 读读5656磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（Cache）Flash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态静态 RAM动态动态 RAM3.按在计算机中的作用分类按在计算机中的作用分类4.15757高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1.存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主机主机4.15858缓存缓存CPU主存主存辅存辅存2.缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器4.1（速度）（速度）（容量）（容量）59594.2 主存储器主存储器一、概述一、概述1.主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR地址总线地址总线数据总线数据总线读读写写60602.主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写4.26161 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址4523014203.主存中存储单元地址的分配主存中存储单元地址的分配4.2224=16 M8 M4 M6262(2)存储速度存储速度4.主存的技术指标主存的技术指标(1)存储容量存储容量(3)存储器的带宽存储器的带宽主存主存 存放二进制代码的总位数存放二进制代码的总位数 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间最小间隔时间 位位/秒秒4.26363芯片容量芯片容量二、半导体存储芯片简介二、半导体存储芯片简介1.半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K4位位16K1位位8K8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）1041411384.26464二、半导体存储芯片简介二、半导体存储芯片简介1.半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路片选线片选线读读/写控制线写控制线地地址址线线数数据据线线片选线片选线读读/写控制线写控制线（低电平写（低电平写 高电平读）高电平读）（允许读）（允许读）4.2CSCEWE（允许写）（允许写）WEOE6565存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位4.266660,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读/写选通写选通A3A2A1A02.半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1)线选法线选法4.200000,00,7007D07D 读读/写写选通选通 读读/写控制电路写控制电路 6767A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写(2)重合法重合法4.200000000000,031,00,31I/OD0,0读读6868 三、随机存取存储器三、随机存取存储器(RAM)1.静态静态 RAM(SRAM)(1)静态静态 RAM 基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8AA写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择4.2T1 T46969AT1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开4.2T7、T8 开开列选列选读放读放DOUTVAT6T8DOUT读选择有效读选择有效7070T1 T4T5T6T7T8AADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放 DIN4.2列选列选T7、T8 开开（左）（左）反相反相T5A（右）（右）T8T6ADINDINT7写选择有效写选择有效T1 T47171(2)静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性存储容量存储容量1K4 位位4.2I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 21147272 Intel 2114 RAM 矩阵矩阵(64 64)读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组4.27373150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组00000000004.2 Intel 2114 RAM 矩阵矩阵(64 64)读读7474第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵矩阵(64 64)读读1503116473263487575第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS000000000015031164732634801648327676150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)读读0163248CSWE7777150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0164832第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348016324800000000007878150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348016324801648327979150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01648328080150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O48181A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写8282150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组00000000004.2 Intel 2114 RAM 矩阵矩阵(64 64)写写8383第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵矩阵(64 64)写写1503116473263488484第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS01648328585第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O401648328686第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01648328787第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01648328888第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O401648328989第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路016324801648329090DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11(1)动态动态 RAM 基本单元电路基本单元电路 2.动态动态 RAM(DRAM)读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为“1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时 CS 充电充电 为为“1”放电放电 为为“0”4.2T3T2T1T无电流无电流有电流有电流9191(4)动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新（存取周期为存取周期为0.5 s s ）“死时间率死时间率”为为 128/4 000 100%=3.2%“死区死区”为为 0.5 s s 128=64 s s 周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872 个周期个周期（1936 s s）128个周期个周期（64 s s）刷新时间间隔刷新时间间隔（2 ms）刷新序号刷新序号tcXtcY 4.2以以128 128 矩阵为例矩阵为例9292tC=tM +tR读写读写 刷新刷新无无“死区死区”分散刷新分散刷新（存取周期为存取周期为1 s ）(存取周期为存取周期为 0.5 s+0.5 s )4.2以以 128 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个存取周期个存取周期9393 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5 s s ）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现“死区死区”“死区死区”为为 0.5 s s 若每隔若每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次4.29494 3.动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存4.29595 四、只读存储器（四、只读存储器（ROM）1.掩模掩模 ROM(MROM)行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1”行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0”2.PROM(一次性编程一次性编程)VCC行线行线列线列线熔丝熔丝熔丝断熔丝断为为“0”为为“1”熔丝未断熔丝未断4.29696 3.EPROM(多次性编程多次性编程)(1)N型沟道浮动栅型沟道浮动栅 MOS 电路电路G 栅极栅极S 源源D 漏漏紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为“0”D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S 与与 D 导通为导通为“1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+_ _ _ 4.29797 4.EEPROM(多次性编程多次性编程)电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5.Flash Memory(闪速型存储器闪速型存储器)比比 EEPROM快快4.2EPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能9898 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 五、存储器与五、存储器与 CPU 的连接的连接 1.存储器容量的扩展存储器容量的扩展(1)位扩展位扩展（增加存储字长）（增加存储字长）10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE4.22片片9999(2)字扩展（增加存储字的数量）字扩展（增加存储字的数量）用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线4.2？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1100100(3)字、位扩展字、位扩展用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码4.21K41K41K41K41K41K41K41K4？片？片8片片101101 2.存储器与存储器与 CPU 的连接的连接(1)地址线的连接地址线的连接(2)数据线的连接数据线的连接(3)读读/写命令线的连接写命令线的连接(4)片选线的连接片选线的连接(5)合理选择存储芯片合理选择存储芯片(6)其他其他 时序、负载时序、负载4.2102102七、提高访存速度的措施七、提高访存速度的措施 采用高速器件采用高速器件 调整主存结构调整主存结构1.单体多字系统单体多字系统 W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主存控制器主存控制器.单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 采用层次结构采用层次结构 Cache 主存主存 增加存储器的带宽增加存储器的带宽 4.21031032.多体并行系统多体并行系统(1)高位交叉高位交叉 M0M1M2M34.2体内地址体内地址体号体号体号体号地址地址00 000000 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 1111顺序编址顺序编址 104104各个体并行工作各个体并行工作4.2M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码体内地址体内地址体号体号体号体号(1)高位交叉高位交叉 105105M0M1M2M34.2体号体号体内地址体内地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2)低位交叉低位交叉各个体轮流编址各个体轮流编址1061064.2M0地址地址044n4M1154n3M2264n2M3374n1地址译码地址译码 体号体号体内地址体内地址 体号体号(2)低位交叉低位交叉 各个体轮流编址各个体轮流编址107107低位交叉的特点低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽在不改变存取周期的前提下，增加存储器的带宽时间时间 单体单体访存周期访存周期 单体单体访存周期访存周期4.2启动存储体启动存储体 0启动存储体启动存储体 1启动存储体启动存储体 2启动存储体启动存储体 3108108 4.2设四体低位交叉存储器，存取周期为设四体低位交叉存储器，存取周期为T，总线传输周期，总线传输周期为为，为实现流水线方式存取，应满足，为实现流水线方式存取，应满足 T 4。连续读取连续读取 4 个字所需的时间为个字所需的时间为 T(4 1)1091094.23.高性能存储芯片高性能存储芯片(1)SDRAM(同步同步 DRAM)在系统时钟的控制下进行读出和写入在系统时钟的控制下进行读出和写入CPU 无须等待无须等待(2)RDRAM由由 Rambus 开发，主要解决开发，主要解决 存储器带宽存储器带宽 问题问题(3)带带 Cache 的的 DRAM 在在 DRAM 的芯片内的芯片内 集成集成 了一个由了一个由 SRAM 组成的组成的 Cache，有利于，有利于 猝发式读取猝发式读取 1101104.3 高速缓冲存储器高速缓冲存储器一、概述一、概述1.问题的提出问题的提出避免避免 CPU“空等空等”现象现象CPU 和主存（和主存（DRAM）的速度差异的速度差异缓存缓存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序访问的局部性原理程序访问的局部性原理1111112.Cache 的工作原理的工作原理(1)主存和缓存的编址主存和缓存的编址主存和缓存按块存储主存和缓存按块存储 块的大小相同块的大小相同B 为块长为块长 主存块号主存块号主存储器主存储器012m1字块字块 0字块字块 1字块字块 M1主存块号主存块号块内地址块内地址m位位b位位n位位M块块B个字个字缓存块号缓存块号块内地址块内地址c位位b位位C块块B个字个字 字块字块 0字块字块 1字块字块 C1012c1标记标记Cache缓存块号缓存块号4.3112112(2)命中与未命中命中与未命中缓存共有缓存共有 C 块块主存共有主存共有 M 块块M C主存块主存块 调入调入 缓存缓存主存块与缓存块主存块与缓存块 建立建立 了对应关系了对应关系用用 标记记录标记记录 与某缓存块建立了对应关系的与某缓存块建立了对应关系的 主存块号主存块号命中命中未命中未命中主存块与缓存块主存块与缓存块 未建立未建立 对应关系对应关系主存块主存块 未调入未调入 缓存缓存4.3113113(3)Cache 的命中率的命中率CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率比率命中率命中率 与与 Cache 的的 容量容量 与与 块长块长 有关有关 一般每块可取一般每块可取 4 8 个字个字块长取一个存取周期内从主存调出的信息长度块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉体交叉 块长取块长取 16 个存储字个存储字 IBM 370/168 4体交叉体交叉 块长取块长取 4 个存储字个存储字（64位位4 =256位）位）4.3114114(4)Cache 主存系统的效率主存系统的效率效率效率 e 与与 命中率命中率 有关有关 设设 Cache 命中率命中率 为为 h，访问访问 Cache 的时间为的时间为 tc ，访问访问 主存主存 的时间为的时间为 tm 4.3则则 e=100%tc h tc+(1h)tm 访问访问 Cache 的时间的时间 平均访问时间平均访问时间 e=100%1151153.Cache 的基本结构的基本结构4.3Cache替换机构替换机构Cache存储体存储体主存主存Cache地址映射地址映射变换机构变换机构由由CPU完成完成11611