《数字电路与数字逻辑》

三 、 行 地 址 结 构 图 10.6.5 GAL16V8编 程 单 元 的 地 址 分 配 移 位 寄 存 器与 逻 辑 阵 列 与 逻 辑 阵 列PT63 PT32 PT31 PT003132 电 子 标 签 电 子 标 签保 留 地 址 空 间3359 结 构 控 制 字60 82位 加 密 单 元保 留整 体 擦 除616263 SDOSDISCLK 行 地 址 熔 丝 图 0000 00000011 1010 对 应 - - - - 共64行 0 31 第 七 节 现 场 可 编 程 门 阵 列 FPGA 一 、 FPGA的 基 本 结 构 1.CLB：2.IOB: 分 布 于 芯 片 中 央 ， 实 现 规 模 不 大 的 组 合 、时 序 电 路 。分 布 于 芯 片 四 周 ， 实 现 内 部 逻 辑 电 路 与芯 片 外 部 引 脚 的 连 接 。3.IR： 包 括 不 同 类 型 的 金 属 线 、 可 编 程 的 开 关矩 阵 、 可 编 程 的 连 接 点 。 4.SRAM: 存 放 编 程 数 据 。图 10.7.2 FPGA内 SRAM单 元 QQT读 /写数 据 组 态控 制 图 10.7.1 FPGA的 基 本 结 构 框 图 二 、 CLB和 IOB 1.XC2000系 列 的 CLB(1) 组 合 逻 辑 电 路 工 作 方 式 激 励 信 号 时 钟 信 号 CLK(同 步 )， 或 C、 G(异 步 )。(2) 存 储 电 路(3) 控 制 电 路 图 10.7.3 XC2000系 列 的 CLB电 路 四 变 量的 任 意函 数 FGA BC D Q(a) 四 变 量 任 意 函 数 (b) 2个 三 变 量 任 意 函 数三 变 量的 任 意函 数 FGABCD Q 三 变 量的 任 意函 数ABCD Q 图 10.7.4 CLB中 组 合 逻 辑 电 路 的 3种 组 态(c) 五 变 量 任 意 函 数三 变 量的 任 意函 数 FGA BCD Q 三 变 量的 任 意函 数ACD Q MUX 例 用 查 询 表 方 式 实 现 2输 入 (A、 B)， 2输 出 (G、 F)的 组 合 逻 辑 电 路 。图 10.7.5 两 变 量 通 用 逻 辑 模 块 的 原 理 图 表 10.7.1两 变 量 通 用 逻 辑 模 块 的 真 值 表输 入 输 出A B F0 0 0 ( C2 )0 1 1 ( C1 )1 0 1 ( C0 )1 1 0 ( C3 ) 2.XC2000系 列 的 IOB图 10.7.6 XC2000系 列 的 IOB 三 、 IR (1)金 属 线 通 用 互 连 ( General-Purpose Interconnect ) 直 接 互 连 (Direct Interconnect) 长 线 (Long Line)(2)开 关 矩 阵 (SM： Switching Matrices)(3)可 编 程 连 接 点 (PIP： Programmable Interconnect Points) 图 10.7.7 XC2000内 部 的 互 连 资 源 图 10.7.8 XC2000的 通 用 互 连 资 源 图 10.7.9 开 关 矩 阵 每 个 引 脚 的 连 接 选 项 图 10.7.10 XC2000的 直 接 互 连 线 图 10.7.11 XC2064的长 线 第 八 节 在 系 统 可 编 程 逻 辑 器 件ISP-PLD一 、 低 密 度 ISP-PLD 1.组 成2.工 作 方 式(1)正 常 工 作 方 式(2)诊 断 方 式(3)编 程 方 式