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第第3章章Verilog设计入门设计入门 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 1模块表达模块表达 2端口语句、端口信号名和端口模式端口语句、端口信号名和端口模式 3.1 组合电路的组合电路的Verilog描述描述 3.1.1 2选选1多路选择器及其多路选择器及其Verilog描述描述 3赋值语句和条件操作符赋值语句和条件操作符 4关键字关键字 5标识符标识符 6规范的程序书写格式规范的程序书写格式 7文件取名和存盘文件取名和存盘 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 1reg型变量定义型变量定义 2过程语句过程语句 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 3块语句块语句begin_ end 4case条件语句和条件语句和4种逻辑状态种逻辑状态 3.1 组合电路的组合电路的Verilog描述描述 3.1.2 4选选1多路选择器及其多路选择器及其case语句表述方式语句表述方式 5并位操作和数字表达并位操作和数字表达 2b10,4D9,O,H,D3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 1按位逻辑操作符按位逻辑操作符 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 2等式操作符等式操作符 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 3assign连续赋值语句连续赋值语句 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 4wire定义网线型变量定义网线型变量 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.3 4选选1多路选择器及其数据流描述方式多路选择器及其数据流描述方式 5注释符号注释符号3.1 组合电路的组合电路的Verilog描述描述 3.1.4 4选选1多路选择器及其多路选择器及其if语句描述方式语句描述方式3.1 组合电路的组合电路的Verilog描述描述 3.1.4 4选选1多路选择器及其多路选择器及其if语句描述方式语句描述方式1if_ else条件语句条件语句 2过程赋值语句过程赋值语句（1）阻塞式赋值）阻塞式赋值（2）非阻塞式赋值）非阻塞式赋值 3数据表示方式数据表示方式 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 1.半加器描述半加器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 2.全加器顶层文件设计和例化语句全加器顶层文件设计和例化语句 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 2.全加器顶层文件设计和例化语句全加器顶层文件设计和例化语句 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 3.8位加法器描述位加法器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 3.8位加法器描述位加法器描述 3.1 组合电路的组合电路的Verilog描述描述 3.1.5 加法器及其加法器及其Verilog描述描述 3.8位加法器描述位加法器描述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.1 边沿触发型触发器及其边沿触发型触发器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.1 边沿触发型触发器及其边沿触发型触发器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.3 含异步复位含异步复位/时钟使能型触发器及其时钟使能型触发器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.3 含异步复位含异步复位/时钟使能型触发器及其时钟使能型触发器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.4 同步复位型触发器及其同步复位型触发器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.4 同步复位型触发器及其同步复位型触发器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.5 异步复位型锁存器及其异步复位型锁存器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.5 异步复位型锁存器及其异步复位型锁存器及其Verilog表述表述 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.6 Verilog的时钟过程表述的特点和规律的时钟过程表述的特点和规律 3.2 时序模块及其时序模块及其Verilog表述表述 3.2.7 异步时序模块的异步时序模块的Verilog表述表述 3.3 二进制计数器及其二进制计数器及其Verilog设计设计 3.3.1 4位二进制计数器及其位二进制计数器及其Verilog表述表述 3.3 二进制计数器及其二进制计数器及其Verilog设计设计 3.3.1 4位二进制计数器及其位二进制计数器及其Verilog表述表述 3.3 二进制计数器及其二进制计数器及其Verilog设计设计 3.3.1 4位二进制计数器及其位二进制计数器及其Verilog表述表述 3.3 二进制计数器及其二进制计数器及其Verilog设计设计 3.3.2 功能更全面的计数器设计功能更全面的计数器设计 3.3 二进制计数器及其二进制计数器及其Verilog设计设计 3.3.2 功能更全面的计数器设计功能更全面的计数器设计 3.3 二进制计数器及其二进制计数器及其Verilog设计设计 3.3.2 功能更全面的计数器设计功能更全面的计数器设计 习习 题题 3-6 习习 题题 3-7 习习 题题 3-13
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