环形计数器和扭环形计数器设计

本科毕业论文（设计、创 作） 题目： 环形计数器和扭环形计数器设计 学生姓名： 学号： 院（系）： 电子信息工程学院 专业： 通信工程 入学时间： 年 月 导师姓名： 职称/学位： 导师所在单位： 完成时间： 2014 年 5 月 环形计数器和扭环形计数器设计 摘要 现代世界的快速发展，夜生活已成为大多数城市不可缺少的生活，在夜生活中，五彩 斑斓，形状不断变化的 LED 灯走入了大家的生活。而各种形状的 LED 灯，随着技术的不断 发展，EDA 设计得到不断地发展和应用，LED 灯所表示的图案多种多样，LED 灯中最简单的 就数流水灯，而流水灯可以由环形计数器或扭环形计数器控制。本文以环形计数器和扭环 形计数器为设计对象，根据其相关规律，设计其运行电路，以及用 verilog 硬件描述语言 实现。内容主要涉及计数器的循环与自启动以及最后整个计数器的检测方案和仿真。本设 计可以实现计数器的一些简单的控制，并用 modelsim 进行仿真。 关键词：环形计数器和扭环形计数器设计；Verilog；modelsim。 Twisted ring counter ring counter and design Abstract The rapid development of the modern world, night life has become indispensable in the life most of the city, in the nightlife, colorful, shape changing LED lights went into peoples lives. And various shapes of LED lights, with the continuous development of technology, EDA design get continuously development and application of LED lamp represents pattern is varied, the most simple several water light LED lights, lights and running water can be controlled by the ring counter or twisting the ring counter. This article is based on the circular counter and twisting the ring counter as the design object. According to the counter relevant laws , the counter is to design the operation circuit .this design adopts hierarchical method and verilog hardware description language to realize. This article is mainly related to counter circulation and since the start and final of the test scheme and simulationThis design can realize some simple control counter, and modelsim simulation Keywords: ring counter and twisting the ring counter design ; Verilog; modelsim. 目 录 1.引言 .1 2.设计任务和要求 .1 2.1 设计任务 .2 2.2 设计要求 .3 3设计原理 .3 3.1 环形计数器定义 .3 3.2 环形计数器工作原理 .3 3.3 扭环形计数器定义 .3 3.4 扭环形计数器工作原理 .3 4.环形计数器的设计 .3 5.扭环形计数器设计 .6 6.环形计数器的自启动设计 .9 7.扭环形计数器的自启动设计： .11 8.结束语 .13 主要参考文献 .15 致谢 .16 1 引言 随着社会的不停发展，越来越多的 LED 灯用于城市的装饰，让城市在夜晚 也可以变得炫彩夺目，熠熠生辉。而 LED 灯的简单控制，使其产生各种绚丽的 拼图，分而视之可以用一些简单的设计控制细小的模块而成。其中最简单的可 以用环形计数器和扭环形计数器的原理和电路来控制，产生一种流水灯的效果。 在此基础上，本文对环形计数器和扭环形计数器的的实现做了简单的设计，对 两种计数器的原理，自启动，电路图进行简单的分析和设计，并用 Verilog 硬 件描述语言进行编写以及 Altera 公司的 modelsim 仿真工具进行仿真。 硬件描述语言的发展 硬件描述语言 HDL 是一种用形式化方法描述数字电路和系统的语言。利用 这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述 自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后， 利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际 电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用 集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要 实现的具体电路布线结构。 目前，这种高层次（high-level-design）的方法已被广泛采用。据统计， 目前在美国硅谷约有 90%以上的 ASIC 和 FPGA 采用硬件描述语言进行设计。 硬件描述语言 HDL 的发展至今已有 20 多年的历史，并成功地应用于设计的 各个阶段：建模、仿真、验证和综合等。到 20 世纪 80 年代，已出现了上百种 硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语 言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因 此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。 20 世纪 80 年代后期，VHDL 和 VerilogHDL 语言适应了这种趋势的要求，先后成 为 IEEE 标准。 目前，硬件描述语言可谓是百花齐放，有 VHDL,Verilog 等等。VHDL 虽然 是 1995 年以前唯一制定为标准的硬件描述语言，但它却比较麻烦，而且其综合 库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。 目前的看法是，对于大型的系统级数字电路设计，VHDL 是较为合适的。 实质上，在底层的 VHDL 设计环境是由 VerilogHDL 描述的器件库支持的， 因此，它们之间的互操作性十分重要。目前，Verilog 和 VHDL 的两个国际组织 OVI、VI 正在筹划这一工作，准备成立专门的工作组来协调 VHDL 和 VerilogHDL 语言的互操作性。OVI 也支持不需要翻译，由 VHDL 到 Verilog 的自由表达。 VerilogHDL 是在 1983 年，由 GDA(Gate Way Design Automation)公司的 Philmoorby 首创的。Philmoorby 后来成为 Verilog-XL 的主要设计者和 Cadence 公司的第一合伙人。在 19841985 年，Philmoorby 设计出来第一个名 为 Verilog-XL 的仿真器；1986 年，他对 VerilogHDL 的发展又作出了另一个巨 大的贡献：提出了用于快速门级仿真的 XL 算法。 随着 Verilog-XL 算法的成功，VerilogHDL 语言得到迅速发展。1989 年， Cadence 公司收购了 GDA 公司，VerilogHDL 语言成为 Cadence 公司的私有财产。 1990 年，Cadence 公司决定公开 VerilogHDL 语言，于是成立了 OVI（Open Verilog Internation）组织，负责促进 VerilogHDL 语言的发展。基于 VerilogHDL 的优越性，IEEE 与 1995 年制订了 VerilogHDL 的 IEEE 标准，及 VerilogHDL1364-1995；2001 年发布了 VerilogHDL1364-2001 标准。这个标准 中，加入了 VerilogHDL-A 标准，是 Verilog 有了模拟设计描述的能力。 随着电子产业不断发展与推进，硬件描述语言也会不断的发展以适合现实 情况的要求，VerilogHDL 可能发展成为更高等级的语言，或者被跟高级的语言 所替代和兼容。 Modelsim 仿真工具 Modelsim 是 Model Technology(Mentor Graphics 的子公司)的 DHL 硬件描 述语言的仿真软件，该软件可以用来实现对设计的 VHDL、Verilog 或者是两种 语言混合的程序进行仿真，同时也支持 IEEE 常见的各种硬件描述语言标准。 无论从有毫的使用界面和调试环境来看，还是从仿真速度和仿真效果来看， Modelsim 都可以算得上是业界最优秀的 DHL 语言仿真软件。他是唯一的单核内 支持 VHDL 和 Verilog 混合仿真的仿真器，是做 FPJA/ASIC 设计的 RTL 级和门级 电路仿真的首选；他采用直接优化的编译技术，TCL/TK 技术和单一内核仿真技 术，具有仿真速度快，编译代码与仿真平台无关，便于 IP 核保护和加快程序错 位定位等优点。 Modelsim 最大的特点是其强大的调试功能。先进的数据流窗口，可以迅速 追踪到产生错位或者不确定状态的原因。性能分析工具帮助分析性能瓶颈，加 速仿真。代码覆盖率检测确保测试的完备。多种模式的波形比较功能。先进的 Signal Spy 功能，可以方便地访问 VHDL、Verilog 或两者混合设计中的底层信 号。支持加密 IP。 目前常见的 Modelsim 分为几个不同的版本：Modelsim SE、Modelsim PE、Modelsim LE 和 Modelsim OEM。其中 Modelsim SE 是主要版本。 2 设计任务和要求 2.1 设计任务 设计一个环形计数器和扭环形计数器 2.2 设计要求 熟悉数字电路，语言编辑以及相应的仿真软件仿真 3 设计原理 3.1 环形计数器定义 环形计数器是由移位寄存器加上一定的反馈电路构成的，它是由一个移位寄 存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串 行输入端，反馈电路的输入端根据移位寄存器类型的不同，可接向移位寄存器 的串行输入端或某些触发器的输出端。 3.2 环形计数器工作原理 四位环形计数器，它是把移位寄存器最低一位的串行输出作为高一级移位寄 存器的串行输入。环形计数器常用来实现脉冲顺序分配的功能（分配器）假设 寄存器的初始状态为 1000，那么在移位脉冲的作用下其状态变为 0100 到 0010 到 0001 最后又返回到 1000 的顺序转换，并且不断循环往复的执行这一过程。 由上述可知，该计数器的计数长度为 N=n。 3.3 扭环形计数器定义 扭环形计数器的定义同环形计数器的定义基本类似，只是在反馈电路上略 有差别。扭环形计数器的反馈在高位端进过一个反向后再输出移位寄存器的最 低位串行输入端。 3.4 扭环形计数器工作原理 四位扭环形计数器，它是把移位寄存器最低一位的串行输出作为高一级移 位寄存器的串行输入，最后的反馈电路却是将最高位串行输出加个反向器后输 入到最低位串行输入端。假设寄存器的初始状态为 0000，那么在一位脉冲的作 用下其状态变为 1000 到 11000011 到 0001 最后又返回到 0000 的转换，并 且不断循环这一过程。由上述可知，该计数器的计数长度为 N=2n。 4.环形计数器的设计 设计一个四位环形计数器步骤如下：对于设计一个四位环形计数器，共有 16 个状态， 状态转移表如下表所示: Q Q Q Qn4n3n2n1Q Q Q Q14n13n12n1n 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 0 1 0 1 0 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 其中只有 4 个是有效状态。设其有效状态图如图 4.1 所示： 0001 00101000 0100 Q Q Q Q4321 图 4.1 设其无效状态如图 4.2 所示： 图 4.2 可得如下表达式： Q = Q Q =Q Q = Q Q = Q1n412n13n214n3 0011 0111 1001 0110 1011 0101 1111 1010 0000 1110 1100 1101 驱动方程： D = Q D = Q D = Q D = Q1n42n13n24n3 用 D 触发器构成的电路图如下图 4.3 所示：(用 CP 代替图中 VCC) 图 4.3 用 Verilog 语言描述如下： module circle_counter (rst,clk, cnt); parameter CNT_SIZE = 4; input rst; input clk; output CNT_SIZE - 1 : 0 cnt; reg CNT_SIZE - 1 : 0 cnt; always(posedge clk) if(!rst) cnt = 4b0001; /初始值 else cnt = cntCNT_SIZE 2 : 0,cntCNT_SIZE - 1; /注意 是循环左移位，而非简单的移位 endmodule 输入激励如下： timescale 1ns/1ns module circle_counter_tb; parameter CNT_SIZE = 4; reg rst,clk; wire CNT_SIZE - 1 : 0 cnt; parameter DELY = 100; circle_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt); /例化， 对源文件代码调用 always #(DELY/2) clk = clk; /生成时钟 initial begin clk = 0; rst = 0; #(2*DELY) rst = 1; #(10*DELY) rst = 0; #(3*DELY) $finish; end initial /检测不同时间 cnt 和 rst 的值 $monitor ($time,cnt = %d, rst = %d,cnt,rst); Endmodule 显示仿真结果如下图 4.4 所示： 图 4.4 由上述仿真可知：该循环只能在 0001，0010,0100,1000 内循环才是正确有 效地，当跳出这个循环时，该程序不能保持在有效地循环内循环。而其他的状 态均成无效状态而被浪费，而且一旦出错将很难回到有效状态继续循环。 5.扭环形计数器设计 设计一个四位扭环形计数器步骤如下：对于设计一个四位扭环形计数器， 共有 16 个状态。状态转移表如下表所示: Q Q Q Qn4n3n2n1Q Q Q Q14n13n12n1n 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 1 得其状态图如下图 5.1 所示：（有效状态（左图） ，无效状态（右图） ） ，该 计数器的计数状态被等分成两半，每个循环的模都是 8，即 2N。因此，只需要 规定其中一个为有效循环，则另一个就是无效循环。通常选择左边这个循环作 为工作循环，因为在每次状态改变时，系统内只有一个触发器状态是改变的， 这就避免了时序电路中得冒险现象。 0000 1000 0011 0001 1011 0101 0100 0111 1100 1111 1110 1101 10010010 1010 0110 Q Q Q Q1234 图 5.1 表达式为： Q = Q = Q Q = Q Q = Q 。1n412n13n214n3 驱动方程： D = D = Q D = Q D = Q1n42n13n24n3 用 D 触发器构成的电路图如下图 5.2 所示：(用 CP 代替图中 VCC) 图 5.2 用 Verilog 语言描述如下： module john_counter(rst，clk ，cnt); input rst,clk; parameter CNT_SIZE = 4; output CNT_SIZE - 1 : 0 cnt; reg CNT_SIZE - 1 : 0 cnt; always(posedge clk) if(!rst) cnt = 4b0000; /初始值 else cnt = cntCNT_SIZE - 2 : 0,cntCNT_SIZE - 1; / 注意是循环移位，而非简单的移位 endmodule 激励代码： timescale 1ns/1ns module john_counter_tb; parameter CNT_SIZE = 4; reg rst,clk; wire CNT_SIZE - 1 : 0 cnt; parameter DELY = 100; john_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt); always #(DELY/2) clk = clk; initial begin clk=0;rst=0; #(2*DELY) rst = 1; #(10*DELY) rst = 0; #(3*DELY) $finish; end initial $monitor ($time,cnt = %d, rst = %d,cnt,rst); Endmodule 显示仿真结果如下图 5.3 所示： 图 5.3 6.环形计数器的自启动设计： 以上方法设计出的环形计数器其 00011000 为有效循环，其余均为无效循 环。一旦计数器进入无效循环，将保持无效循环计数，从而不能够转入有效循 环。因此，该计数器不具备自启动功能。 为了确保环形计数器工作在有效循环内，可以对上述电路进行改进，使之 具有自启动功能。将 Q ， Q ，Q 的输出经由或非门反馈入 D 端，即可实现n12n3 1 自启动功能。 电路图如下图 6.1 所示：(用 CP 代替图中 VCC) 图 6.1 状态方程 Q = Q = Q1nnQ3212n Q = Q Q = Q3 43 状态转移图如下图 6.2 所示： 图 6.2 用 Verilog 语言描述如下： module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD); input rst,clk,D0,D1,D2,D3,LD; wire 3 : 0 DIN; output 3 : 0 cnt; reg 3 : 0 cnt; assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explain cnt in useless state always(posedge clk) if(!rst) cnt = 4b0000; else if(!LD) /LD help to control the useless data into the circle cnt = DIN; else 0000 1000 0011 0001 1011 0101 0100 0111 1100 1111 1110 1101 1001 0010 1010 0110 Q Q Q Q4321 cnt = cnt2 : 0,(cnt2|cnt1|cnt0); endmodule 激励程序： timescale 1ns/1ns module john_counter_tb; reg rst,clk,D3,D2,D1,D0,LD; wire 3 : 0 cnt; parameter DELY = 100; john_counter my_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),. D1(D1),.D0(D0),.LD(LD); always #(DELY/2) clk = clk; initial begin clk = 0; rst = 0; LD = 1; D3,D2,D1,D0 = 4b0000; #DELY rst = 1;LD = 1; #(8*DELY) LD = 0;D3,D2,D1,D0 = 4b0110; /chage DIN to examin useless state can enter into the useful state #(3*DELY) LD = 1; #(10*DELY) $finish; end endmodule 显示仿真结果如下图 6.3 所示： 图 6.3 由上述分析可知，由触发器构成环形计数器时，有大量的电路状态被当作 无效的状态而被舍弃掉。修改反馈输入端，不仅能够实现电路的自启动功能， 而且也能提高电路状态的使用效率。 7.扭环形计数器的自启动设计： 在上述设计中，扭环形计数器也是不能自启动的，对反馈电路进行适当的 修改，就可以得到可自启动的扭环形计数器，能使计数器在任何状态下都能进 入有效循环中进行计数。 修改后电路图如下图 7.1 所示：(用 CP 代替图中 VCC) 图 7.1 状态转移图如下图 7.2 所示： 图 7.2 用 Verilog 语言描述如下： module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD); input rst,clk,D0,D1,D2,D3,LD; wire 3 : 0 DIN; output 3 : 0 cnt; reg 3 : 0 cnt; assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explain cnt in useless state always(posedge clk) if(!rst) 0000 1000 00110001 1011 0101 0100 0111 1100 11111110 1101 10010010 1010 0110 Q Q Q Q4321 cnt = 4b0000; else if(!LD) /LD help to control the useless data into the circle cnt = DIN; else cnt = cnt2 : 0,(cnt2) endmodule 测试代码： timescale 1ns/1ns module john_counter_tb; reg rst,clk,D3,D2,D1,D0,LD; wire 3 : 0 cnt; parameter DELY = 100; john_counter my_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2), D1(D1),.D0(D0),.LD(LD); always #(DELY/2) clk = clk; initial begin clk = 0; rst = 0; LD = 1; D3,D2,D1,D0 = 4b0000; #DELY rst = 1;LD = 1; #(8*DELY) LD = 0;D3,D2,D1,D0 = 4b1101; /chage DIN to examin useless state can enter into the useful state #(1*DELY) LD = 1; #(10*DELY) $finish; end endmodule 显示仿真结果如下图 3.7 所示： 8.结束语 在本次毕设中，设计了环形计数器和扭环形计数器的非自启动和自启动的 两种方式。对于不同的电路和实际要求，采用不同的方式。设计过程中，我熟 悉了 Verilog 得基本语法，测试程序的简单编写和 modelsim 的使用。对相关书 籍的阅读，使我完成这次毕设的设计。 这次设计，让我对数字电路有了更深刻的了解和认识，对以后数字电路这 一块的设计，让我有了更多的方式可供选择。短暂的对 Verilog 硬件描述语言 和 modelsim 仿真软件的接触，让我看到了我的不足，看到与社会企业的脱轨， 鼓励着我不断地学习已有的知识，紧跟变化潮流，不能抓住一种方法，不懂思 辨。对于这次毕设让我学到很多很多，我会不断努力充实自己，学习更多知识， 当然还会对 Verilog 硬件描述语言和 modelsim 仿真软件进行更深入的研究。 主要参考文献 1王钿，卓兴旺。 基于 Verilog HDL 的数字系统应用技术国防工业出版社，2006 2李晓辉。 数字电路与逻辑设计国防工业出版社，2012. 3康磊，宋彩利，李润洲.数字电路设计及 Verilog HDL 实现西安电子科技大学出 版 社，2010. 致 谢