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Isolation Cell Insertion for Low Power Design 教育部主辦教育部主辦九十八學年度大學校院九十八學年度大學校院積體電路電腦輔助設計軟體製作競賽積體電路電腦輔助設計軟體製作競賽組員組員:961515林依汶林依汶961545温倩苓温倩苓教授教授:林榮彬林榮彬 老師老師目標目標 以保護訊號能完整進入及輸出Input&Input&OutputOutputInput:Gate level Verilog netlist file(.v)Power intent file(.spec)Cell library(.map)Output:Gate level Verilog netlist file(.v)Info.of Isolation cell file(.map)題目介紹題目介紹透過intent file找到插入點:最佳化:PDBDEFDEF實作方法實作方法流程圖流程圖StartIntent file parserdesign file parserIibrary file parserPart 1Find the position of isolation cells from intent fileStore the information of the isolation cells insertingoptimizationPart 2Insert isolation cell to output fileoutput design fileIsolation cell info fileENDPart 3輸出結果輸出結果測試成果測試成果Thank you for your listening!