数字时钟实习报告

装订线 数字电路课程设计 题目： 利用CPLD设计可调时数字钟 学 院 电子信息工程学院 专 业 电气工程及其自动化学 号 姓 名 教 师 2012年 7月2日基于CPLD数字时钟设计摘 要本数字钟采用动态显示数字的方法，输入512Hz的时钟信号，驱动显示位选信号产生，位选信号以85Hz从0到6不断地扫描数码管。输入2Hz信号通过2分频变成秒信号，秒信号驱动时钟计数模块计数，完成时钟计数的功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示在数码管上，由于视觉残留的关系，人眼会感觉到数字一直在显示，从而实现计时功能。在手动调节时钟时，有三个按键，一个实现清零，一个作为模式选择键，最后一个作为调整时间键。其中模式选择键按照顺序选择要调整的数码管，并将其产生的信号与时钟输入端产生的信号在闪烁控制模块进行对比，输出2Hz的信号传输给BCD-7段译码器控制要调整的显示位的显隐；而调整时间键则在选好数码管后通过按压按键产生脉冲使数码管实现加一的运算，从而改变时间。将1Hz闪烁的小数点接在秒信号上即可。关键词：CPLD 三八译码器 七段译码器目 录一 总体设计方案11.1设计要求11.2 设计原理11.2.1 电源电路11.2.2振荡电路与分频电路11.2.3 显示电路2二 各模块说明42.1设计思路及步骤42.2总体框图42.3各模块说明52.3.1 BCD-7段译码器52.3.2 时间计数器电路62.3.3 数据选择器电路92.3.4 译码器电路102.3.5 比较器电路112.3.6 按键消抖电路112.4数字钟电路总图12 三 课程总结143.1遇到的问题及其解决办法143.2 收获与体会14 参考文献14一 总体设计方案1.1设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分、校秒；3、调节时间时对应显示位以2Hz频率闪烁；4、时与分显示之间的小数点常亮；5、分与秒显示之间的小数点以1Hz频率闪烁；6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。1.2 设计原理1.2.1 电源电路 如图1.1示为实验所需的电源电路。 图 1.1 电源电路1.2.2振荡电路与分频电路晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD: 24 QE: 25 QF: 26 QG: 27 QH: 28 QI: 29 QJ: 210 QL: 212 QM: 213 QN: 214；此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。电路原理图如右图1.2所示。 图1.2 分频电路1.2.3 显示电路 计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流.图 1.3 显示电路数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。如图1.3示。1.2.4 CPLD电路原理图此原理图1.4的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。图 1.4 实验原理图二 各模块说明2.1设计思路及步骤1 按原理图和元件插件图完成电路的焊接；2 拟定数字钟的组成框图，划分模块；3 对各单元模块电路进行设计与波形仿真；4 总体电路设计与仿真；5 程序下载与调试。计数器数据选择器译码器512显示位控制信号时间调节小数点控制按键消抖清零闪烁控制三进制计数六进制计数十进制计数2.2总体框图数字时钟总图图2.1 总体框图2.3各模块说明2.3.1 BCD-7段译码器程序模块：module bcd7seg(bcd,bin,seg);input 3:0bcd;input bin;output reg 6:0seg;always ( bin , bcd)beginif(!bin)seg=7b0000000;else case(bcd) 4d0:seg=7b0111111; 4d1:seg=7b0000110; 4d2:seg=7b1011011; 4d3:seg=7b1001111; 4d4:seg=7b1100110; 4d5:seg=7b1101101; 4d6:seg=7b1111101; 4d7:seg=7b0000111; 4d8:seg=7b1111111; 4d9:seg=7b1101111; default:seg=7b0000000; endcaseendendmodule工作原理：通过将该模块例化，变成门级行为描述，完成对应十进制信号在数码管上的显示。该电路仿真图如图所示：图2.2 译码显示电路仿真图2.3.2 时间计数器电路 利用7493连成一个六进制计数器，仿真正确后命名为cnt6。图2.3 六进制计数器电路原理图图2.4 六进制计数器仿真图 利用7493连成一个十进制计数器，仿真正确后命名为cnt10。图2.5 十进制计数器原理图图2.6 十进制计数器仿真图 利用7493连成一个三进制计数器，仿真正确后命名为cnt3。图2.7 三进制计数器原理图图2.8 三进制计数器仿真图 将三进制、六进制、十进制计数器连接成计数器电路，如下图所示。既可实现清零功能，又可以通过将六进制与十进制级联成为六十进制计数器，将三进制与十进制级联成为二十四进制计数器，将秒的六十进制进位作为分的时钟信号，将分的六十进制进位作为小时的时钟信号，从而实现钟表的计时功能。图2.9 计数器电路原理图图2.10 计数器仿真图2.3.3 数据选择器电路参照数字电路设计讲义，连接数据选择器电路。图2.11 数据选择器电路图图2.12 数据选择器仿真图2.3.4 译码器电路参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电路，以控制显示块显示09十个数字。图2.13 译码器电路原理图2.3.5 比较器电路图2.14 比较器电路原理图图2.15 比较器电路仿真图2.3.6 按键消抖电路64Hz消抖动模块时钟利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。功能如下表所示：表 2-1第一D触发器第二D触发器结 果0000/11/0保持111图2.16 按键消抖电路原理图图2.17 按键消抖电路仿真图2.4数字钟电路总图 数码管显示控制电路工作原理：以512Hz的频率作为输入端时钟脉冲，用六进制计数器为三八译码器提供六个不同状态，分别控制六个数码管的状态，每个数码管的显示频率约为85Hz,可以充分的利用人眼的视觉残留现象实现数字的常显，观测到的结果为：数码管常亮。此电路中小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。第五个数码管的小数点在整个脉冲阶段显示，而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。在手动调节时钟时，有三个按键，一个实现清零，一个作为模式选择键，最后一个作为调整时间键。其中模式选择键按照顺序选择要调整的数码管，并将其产生的信号与时钟输入端产生的信号在闪烁控制模块进行对比，输出2Hz的信号传输给BCD-7段译码器控制要调整的显示位的显隐，观测结果为在调整某位的数值时，数码管以2Hz的频率闪烁，并通过按键实现修改时间。图2.19 数字钟电路全图三 总结3.1遇到的问题及其解决办法 由于该设计中所提供CPLD只有64个宏单元，若自己编写程序有可能导致所需的宏单元数超过提供的数量，所以在针对显示的数字6和9不够美观（缺少一横）时，曾打算将BCD-七段译码器重新进行编写，而该电路中是采用的已有的74系列的集成电路，若在门极结构上直接更改电路难度较大、也比较繁琐，经查阅资料也未发现quartusII可以实现门级描述向行为级描述的逆向编译，所以无法将译码器转化为vhdl语言进行编译，只能在新建立一个模块，先自己编写程序，改掉已有的弊端，编译运行无误后再将其元件化，替换掉原来的七段译码器模块。 焊接前要先弄清楚要焊接的元件，焊接最需要注意的是焊接的温度和时间，我觉得焊 接的时间最重要而且不太容易把握。焊接的时间不能太短，那样焊点的温度就会太低，焊 点融化不充分，很容易造成虚焊；而焊接时间长，则会使焊锡流淌，使元件过热，易于损 坏，还容易烫坏电路板，同样会造成虚焊的现象。焊接完成后，焊点应呈现锥形，这才是好的焊点。 3.2 收获与体会 经过这次的实习，学到了很多。首先是对EDA的vhd语言的更深层次认识，本来觉得EDA编程语言比较麻烦，可是接触了以后也就觉得它还是有它方便的地方，尤其是和图形编程结合的特点。其次，这个实践其实到目前为止应该还不是一个成功的作品，还是有很多的仿真没有完成，原因可能也是自己的技术不到位。但是整个制作的过程中，它促进了同学之间的相互沟通，也让我在自己的专业知识的学习过程中，更多的，更好的学习一门知识，用于以后的实践应用中，做这个数字钟的设计中包含了很多不同功能的程序，让我在其中学到了一些程序的中的思路，特别一步一步去把错误的程序改正确是一种很有成就感的事!这样让我学到了更多的知识！特别是在做24进制的时候，我在网上查了好多程序，证实了好多错误的程序并从中更改出正确的程序！相信，现在只是一个起步，以后，我会更好的努力，学习，我相信对EDA熟能生巧。参考文献1数字电路综合实习讲稿河北大学电子信息工程学院编2电子工艺实习 河北大学电子信息工程学院编