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第二章 逻辑代数与逻辑化简检测题一、（1）b （2）a （3）b二、三、四、五、1 2. 3. 4. 5. 六、1.图T2.6.12图T2.6.2七、（1）； （2）或或或；八、（）用卡诺图化简，如图T2.8.1(a)所示，最简与或式为画出用与门、或门实现的逻辑图如图T2.8.1 (b)所示。（）将化简后的与或式变换成与非与非式画出用与非门实现的逻辑图如图T2.8.1 (c)所示。（）画出给定函数的卡诺图，用已围的方法画圈。如图T2.8.1 (d)所示，得反函数由与或非门实现的逻辑图如图T2.8.1 (e)所示。（）将变成最简或非或非式：由或非实现的逻辑图如图T2.8.1 (f)所示。 (a) (b) (c) (d) (e) (f) 图T2.8.1习题题2.11. AB00000001000100001111100001011111011111112. AB00011001110101101100100111010011000111003. AB0011010010001111题2.21. 题2.3 真值表 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000111110001真值表 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10011110000111101题2.4题2.51. 解:2. 解： 3. 解： 4解： 5. 解：题2.61. 2. 3. 题2.71. 2. 3. 4. 题2.81. 2. 3. 4. 5. 6. 7. 解或者等于8. 解：9. 解：10. 解： 题2.9 解：(a) 图：(b) 图：(c) 图：题2.101. 解：得图A2.10.12. 解：直接填卡诺图如图A2.10.2所示合并最小项，画图将每个圈的乘积项相加，得图A2.10.23.解：画卡诺图先求出反函数的卡诺图，然后由的卡诺图得出的卡诺图。利用反演定理求出的与或式：填的卡诺图，如图A2.10.3(a)所示，再求出的卡诺图，即在图A2.10.3(a)卡诺图中，方格内为的改为，为的改为。如图A2.10.3(b)所示图A2.10.3(a) 图A2.10.3(b)画图合并最小项将每个圈对应的乘积项相加，得4. 解：画出的卡诺图，如图A2.10.4所示图A2.10.4圈，合并最小项将每个圈对应的最小项相加，即得5. 解：填卡诺图，如图A2.10.5 图A2.10.5 圈，合并最小项将每个圈所对应的最小项相加，得6. 解：填卡诺图，如图A2.10.6(a)所示 图2.10.6(a)圈，合并最小项将两个圈最小项相加得另一种化简方法是在卡诺图中圈，得反函数的最简式，如图2.10.6(b)所示图A2.10.6(b)将取反，得7. 解：填卡诺图，如图A2.10.7(a)所示，画圈、合并最小项，得图A2.10.7(a) 图A2.10.7(b)还有另一种画圈的方法，如图A2.10.7(b)所示，得由这种化简方法可得，最简式不是唯一的。8.解：填卡诺图，如图A2.10.8所示，画圈、合并最小项，得图A2.10.8题2.11 略题2.12 （1）（2）（3）题2.131. 2. 或3. 题2.14 1. 约束条件关系式解：画出卡诺图，如图A2.14.1所示，约束条件在卡诺图中打图A2.14.1利用化简得2. 约束条件关系式解：画出卡诺图，在编号为，的方格内填值，由无关条件，在乘积项所覆盖的方格内填值，剩余的其它方格内填值，绕格并充分利用格画包围圈，如图A2.14.2所示。将各包围圈合并后的乘积项相加得化简结果为：图A2.14.23.，约束条件关系解：画出卡诺图，其卡诺图中即对应001处应填1，对应即100处应填1；对于约束条件中的三个与项，对应的方格内应填入“”号，对应及的方格内也应填入“”号，如果一个格中有多个“”，只画一个即可，由此得卡诺图如图A2.14.3所示。由图化简得 图A2.14.34解：画出卡诺图，如图A2.14.4所示，画圈合并最小项，得图A2.14.45. 解：画出卡诺图，如图A2.14.5所示，画圈合并最小项，得图A2.14.5 题2.15 解：由题意知道，应用四个变量的编码来表示8421BCD编码，除了十种输入组合对应09外，其余1010、1011、1100、1101、1110、1111六种组合不可能出现，换句话说，它们是8421BCD码的无关项，因而在填写函数的真值表中，我们用“”来代表这些无关项对应的值，由此得函数的真值表如表2.15所示。表2.15 真值表ABCDABCD00000100000001110011001001010001111011010001100010111101011001110011111111 函数的最小项表达式。用表示使取值为“1”的所有最小项；用表示函数的无关项，则有用约束条件式用卡诺图表示，如图A2.15(a)所示图A2.15 用卡诺图表示无关项由图A2.15(b)的两个圈化简得0进一步分析会发现：当、取值分别为1、1或、取值分别为1、1时，对应的两个与项、都是1，而在无关项之外的其他变量组合中，、取值至少有一个为0，即与项=0，、取值也至少有一个为0，即与项=0。因而用约束条件可写为故本题的表达式可写成约束条件第四章 逻辑门电路检测题一、选择题1 (D) 2.(B) 3.(A) 4.(D) 5.(B) 6.(A)二、 判断题（正确打，错误的打）. . . . . 7. 8. 9. 10.三、试画出用三个二输入的“与非”门实现的等效逻辑电路图。解：将表达式化成“与非与非“表达式如下后，即可画出电路图。四、试画出图T4.4所示电路输出端的电压波形。其中输入、的波形如图所示。图T4.4解：画出的波形如图所示：图A4.4五、 指出图T4-5所示电路的输出逻辑电平是高电平、低电平还 是高阻态。已知图(a)中的门电路都是74系列的TTL门电路，图(b)中的门电路为CC4000系列的CMOS门电路。图T4.5解： TTL门电路的输入端悬空时，相当于高电平输入，输入端接有电阻时，其电阻阻值大于1.4时，该端也相当于高电平，电阻值小于0.8时，该端才是低电平。而CMOS逻辑门电路，输入端不管是接大电阻还是接小电阻，该端都相当于低电平（即低电位）。所以有如下结论： (a) 为低电平状态；是低电平状态；是高电平状态；输出为高阻状态； (b) 输出为高电平；输出是低电平状态；输出是低电平状态；习题题4.1填空题1任何时刻只能有一个三态门处于工作状态，而其它门则必须处于高阻态2低3下降，上升45OC题4.2 电路如图4.2(a)、(b)、(c)、(d)所示，试找出电路中的错误，并说明为什么。图P4.2解 ：图(a)：电路中多余输入端接“1”是错误的，或门有一个输入为1，输出即为1。图(b)：电路中多余输入端接“0”电平是错误的，与门输入有一个为0，输出即为0。图(c)：电路中两个与门输出端并接是错误的，会烧坏器件。因为当两个与非门的输出电平不相等时，两个门的输出级形成了低阻通道，使得电流过大，从而烧坏器件。图(d)：电路中两OC门输出端虽能并接，但它们没有外接电阻至电源，电路不会有任何输出电压，所以是错误的。题4.3如图P4.3所示的电路，写出输出端的逻辑函数式，并分析电路的逻辑功能。图P4.3解：由题意知：输出为，输出为，输出为，输出为。根据OC门的线与功能，可以求得的逻辑函数： ，该电路实现异或功能。题4.4 CMOS传输门如图P4.4所示，分析电路的逻辑功能，并给出功能表，画出相应的逻辑符号。图P4.4解：（1）当时，TG截止；当时，TG导通，相当于开关接通。 （2）功能表如表4.4所示。表A4.410高阻（3）逻辑符号 如图A4.4所示。图A4.4题4.5 CMOS门电路如图P4.5所示，分析电路的功能，写出功能表，并画出相应的逻辑符号。图P4.5解：真值表见表A4.5所示。表A4.5 1 0 00 1高阻10分析：时，TG截止，输出高阻态;时，TG导通，逻辑符号如图A4.5。图A4.5题4.6 图P4.6所示电路为CMOS门电路，试分析各电路输出逻辑功能，并写出各电路的输出逻辑函数式。设二极管正向导电时的压降为0.7V。 图P4.6解：(a) 是一个六输入的与非逻辑关系；(b) 是一个六输入的或非逻辑关系；(c) 五输入与非逻辑关系；(d) 题4.7 图P4.7由74系列与非门组成的电路中，试计算门最多可以驱动多少个同样的门电路负载。要求输出的高电平、低电平满足，。与非门的输入电流为，时输出电流最大值为，时输出电流最大值为。 图P4.7解：设时可以驱动个门电路与非门的输入短路电流与输入端数无关；设时可以驱动个门电路 （为负载门总的输入端数）高电平输入电流与输入端数有关即能驱动同类门的最大数目是5。题4.8 TTL门电路如图P4.8所示，已知门电路参数为，为了实现，的逻辑关系，试求的允许范围。图P4.8解：当为高电平时 ，则必须满足所以。题4.9在图P4.9所示的电路中，门是两个OC门，每个门输出低电平允许灌入的最大电流为，输出高电平时的漏电流，规定输出高电平，低电平。是三个TTL与非门，它们的，输入高电平时的漏电流。试选取的数值。图P4.9解：(1) 线与输出高电平时，电流流向如图A4.9(b)所示。所以将，代入上式中，有，则。(2)当线与输出为低电平时，假定中只有导通，电流的实际方向如图A4.9（c）所示，负载电流全部流入导通的门。 将代入上式，得，由(1)，(2)综合考虑，因此可取。(a) (b)(c)图A4.9题4.10 某一74H系列TTL与非门的，测得其输入低电平电流，输入高电平电流，将此门连接成如图P4.10所示，问该门扇出系数为多少？图P4.10解：门输出为低电平时，后接的每个门都有流出灌入门，则可带的门数满足 即/=20/0.8=25门输出为高电平时，有拉电流流出门。后接的每个门流入的电流为2，则可带的门数NO2满足下式2即/=0.5/(20.02)=12因此应选取，min，即=12题4.11说明如图P4.11中TTL门电路的输出是高电平还是低电平。(a) (b) (c)(d) (e)图P4.11解：图(a)中，输出为高电平。 图(b)中，输出为高电平。图(c)中，输出为高电平。图(d)中，输出为低电平。图(e)中，输出为低电平。题4.12说明图P4.12中CMOS门电路的输出试高电平、还是低电平。(a) (b) (c)(d)图P4.12解： 图(a)中 ，输出为高电平。图(b)中，输出为低电平。图(c)中，输出为高电平。图(d)中，输出为高电平。题4.13试说明在下列情况下，用万用表测量图P4.13的TTL门的端的电压各为多少？万用表使用5V量程，内阻为图P4.13 (1) 悬空； (2) 接低电平（0.3V）； (3) 接高电平（3.6V）； (4) 经电阻接地(5) 经电阻接地解： 悬空，接低电平0.3V时，接高电平3.6V时，经电阻接地时， 经电阻接地时，题 4.14 用增强型NMOS管构成的电路如图4.14所示。试写出的逻辑表达式；并用NMOS管画出更加简化而逻辑功能不变的电路。图P4.14解： 解题时首先要分清哪些管子是负载管，哪些管子是开关管，只有在一个负载管的源极与开关管的漏极连接节点上才能输出倒相的逻辑函数。该题电路图中只有是负载管，其余的都是开关管。在开关管中再看哪些是串接的，哪些是并接的。对于相互串接的开关管，它们栅极上所加的变量互为与逻辑；对于相互并接的开关管，它们栅极上所加的变量互为或逻辑。根据以上分析原则，可得函数所得简化电路如图4.14(b)所示。（a）增强型NMOS管构成的电路图 (b)简化后的NMOS管构成的电路图图4.14 电路图题 4.15 MOS门原理电路图如图P4.15所示。分析电路输入、输出间的逻辑关系，写出逻辑表达式，并画出、相应的逻辑符号。 (a) (b)图A4.15解：图A4.15（a）（b）中和采用了简便的画法。图（a）中，电路中，。分析与的逻辑关系可知，只有当同为高时，才为低电平，由此可得而，因此和 逻辑关系为图（b）中，电路中，。分析与的逻辑关系可知，只有当为只要有一个为高时，才为低电平，由此可得而，因此和 逻辑关系为综上所述，因此和的逻辑符号如下所示： 题4.16 在图P4.16所示的CMOS门电路，试分析下图的逻辑功能。图P4.16解：图P4.16为CMOS或非门及传输门组成的单元电路。、为传输门的控制信号。当=0时，开启，关闭由、决定，即；当=1时，关闭，开启，、与构成一环路。端电位由信号决定。当=1时，为，经反相并经传输后，的态不变；当B=0时，端已确定的电位不再改变。综上所述，当=0时，；当=1时，不变，这相当于一个采样电路。第五章 组合逻辑电路检测题一、 单项选择题组合逻辑电路通常由_组和而成。（a）记忆元件 （b）门电路 （c）计数器 （d）以上均正确答案（b）能实现算术加法运算的电路是_。（a）与门 （b）或门 （c）异或门 （d）全加器答案（d）注释：与门，或门，异或门等实现的是逻辑运算，半加器，全加器，加法器实现的是算术运算N位二进制译码器的输出端共有_个。（a）2n个 （b）个 （c）16个 （d）12个答案（b）3线-8线译码器74LS138，若使输出，则对应的输入端应为_.（a）001 （b）100 （c）101 （d）110答案（c）5要使3-8线译码器正常工作，使能控制端、的电平信号为_。 （a）011 （b）100 （c）000 （d）0101答案（b）二、试用线线译码器74LS138和门电路实现一个判别电路，当输入的三位二进制代码能被整除时电路输出为，否则为。答案：根据题意，写出真值表，如表R5.4所示。表R5.4ABCY00001111001100110101010100101010图R5.3由表R5.4，得出，由于74LS138的输出为，因此令，则得根据上式画出逻辑图，如图R5.3所示。三、试用与非门构成密码电子镇。A，B，C，D是镇上的四个按键，Y是开锁信号。欲打开密码锁，应按下AD键，在插入钥匙，锁就被打开了，否则打不开。答案：列出真值表，如表R5.5所示。键被按下用表示，否则用表示，密码对时Y为，否则为。表R5.5ABCDYABCDY00000000000011110011001101010101000000001111111100001111001100110101010101000000由表R5.5可得：变形画出逻辑图，如图R5.4所示。图R5.4四、用与非门实现变量多数表决电路，即当个变量中有个或个以上的变量为时，输出为。答案：（）四变量多数表决电路的真值表如表R5.6表R5.6ABCDYABCDY00000000000011110011001101010101000000011111111100001111001100110101010100010111由表R5.6，写出Y的表达式：用卡诺图化简，如图R5.5。化简得将变换得，写出逻辑图，如图R5.6图R5.5图R5.6五、判断函数是否存在险象。解变量具有竞争力，判别如下：图R5.8上述判别式表明，当时，A变量将产生偏“1”冒险。同理时，变量也会产生险象。卡诺图如图R5.8所示由此可见，在卡诺图中若包围圈存在相邻而不相交的部分，对应的逻辑电路将存在险象。上述判断方法虽然简单，但具有局限性。对于多输入组合逻辑电路，往往存在两个以上输入变量同时改变状态的可能性。实际上，常常在通过实验的方法才能确定有无险象，即在电路有输入端加入输入信号的所有可能组合状态，用逻辑分析仪或示波器等捕捉输出端可能产生的险象。六、试用四选一数据选择器实现函数答案：四选一数据选择器得输出为而欲实现的逻辑函数为令则将F得表达式与Y的表达式对比，得画出逻辑图，如图R5.9所示。图R5.9习题 题5.1 分析图P5.1所示组合电路，写出输出的逻辑函数式，列出真值表，说明逻辑功能。图P5.1解：（）写出输出的逻辑函数该电路式由线线译码器和一个与门构成。使能端时，译码器处于译码状态，其输出为，是由，（或图中）构成的最小项。将代入上述各式，变为：（）列出真值表，如表A5.2所示。表A5.200001111001100110101010101111110（）分析逻辑功能由真值表A5.2可知，当时，；当时，因此，该电路是一个不一致电路，即当相同时，为；不同时，为。图P5.2 题5.2 分析图P5.2电路的逻辑功能。其中为控制输入端（或称使能端），写出输出的逻辑函数式，列出真值表，说明Y与A，B的逻辑关系。解：Y与A，B的逻辑关系，如表A5.3所示。表A5.3YY000000000000111100110011010101011111111110000111100110011010101010题5.3 如图P5.3所示的电路，其中为码，判断该电路所完成的逻辑功能。图P5.3解：是一个四位二进制加法器，为低位片向本片的进位，为本位片向高位片的进位。，列真值表，如表A5.4所示。表A5.400000000110000111100001100110001010101010000011111011110000110011001101010101010由真值表可以看出，为余码，因此该电路为转换成余码的电路。题5.4 电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、报警电话试设计该编码电路。解:设火警为A，急救为B，报警为C，分别编码00、01、10, 列真值表A5.6。画卡诺图图A5.2(a)。电路如图A5.2(b)所示。 图A5.2(a)表A5.6ABC000XX00110010010110110000101001100011100图A5.2(b)题5.5试用与非门设计一个水坝水位控制器。图P5.4为水坝水位示意图。A,B为三个电极，当电极被水浸没时，会有输出信号。如果水面在A,B以下为正常状态，绿灯亮；水面在A,B间为异常状态，黄灯亮；水面在B以上为危险状态，红灯亮。 图P5.4解：（）列真值表。根据题意，该控制器有两个输入A,B；三个输出，代表绿灯，代表黄灯，代表红灯。输入变量：水在电极之上，用表示，水在电极之下，用表示。输出变量：表示灯亮，表示灯灭。列出真制表，如表A5.7。表A5.7AB说明001101011X000X100X01水在电极之下，正常，亮。水在A之下，在B之上，不可能出现水在A之上，B之下，异常状态，亮水在A之上，B之上，危险状态，亮（）写出逻辑函数式以上三个逻辑函数式，均具有约束条件（）化简（）画出逻辑图，如图A5.3图A5.3题5.6试用74LS283实现8421码转换成余码的电路。解：（）列真值表，并写出输出逻辑函数式由8421码转换成余码的真值表入表A5.8所示。表A5.88421于码ABCD0000000011000011110000110011000101010101000001111101111000011001100110101010100要想将0000变成0011，必须是0000+0011=0011，因此，余3码8421码+0011。（）画出逻辑图，用74LS283四位二进制加法器实现，令，则就为余码。其逻辑图如图A5.4所示。图A5.4题5.7 使用一片和一片设计一个电路，将码()转换成余3码（），不允许另加器件。解:分析两种码型的特点，可知和余3码的后5个码完全相同，前5个码对应的二进制数相差3.因此电路应首先判断输入码是否比5小，若满足则将该值进行加3操作得到余3码，否则直接输出为余3码。首先设计判断电路，只要输入5421码是04之间的任何码，则输出为1.为了不增加任何器件，可将的送码， 送入0101到1000中任何一个二进制数，将输出，实现判断电路。然后根据输出的决定码是进行加3操作还是加0操作。电路图如图A5.5所示。图A5.5题5.8 某学校有三个实验室，每个实验室各需2kW电力。这三个实验室由两台发电机组供电，一台是2kW，另一台是4kW。三个实验室有时可能不同时工作，试设计一逻辑电路，使资源合理分配。解：（1）分析题意设输入变量为、表示三个实验室，工作为1，不工作为0；设输出变量为、，分别表示2kW，4kW的发电机，启动为1，不启动为0。（2）列真值表分析过程可列出真值表如表A5.9所示。表A5.9 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 01 01 00 11 00 10 11 1（3）画卡诺图由真值表画出卡诺图，如图图A5.6所示。图A5.6 题5.8的卡诺图（4）逻辑表达式将图A3-6-1（a）的卡诺图化简得 （5）画逻辑电路图由逻辑表达式可画出逻辑图，如图A5.7所示。图A5.7 题5.8的逻辑图题5.9 用全加器实现4位8421BCD码解：用全加器实现4位8421BCD码相加时，其和是二进制码。当和数小于等于9时，8421BCD码与二进制码相同。但当和数大于9时，8421BCD码产生进位（逢十进一），所以用二进制全加器对两个8421BCD码相加后，需要将二进制表示的和数转换成8421BCD码。转换原理：4位二进制数是逢十六进一，4位BCD码是逢十进一，所以当二进制数表示的和数大于9时，就应加6实现逢十进一，而小于等于9不加6，电路如图A5.8所示。图A5.8 题5.10利用两片8线3线优先编码器集成电路构成的逻辑图如图P5.5所示。（1） 试分析电路所实现的逻辑功能。（2） 指出当输入端处于下述几种情况时，电路的输出代码。 当输入端为为0，其余各端均为1时。 当输入为0，其余各端均为1时。 当输入端和为0，其余各端均为1时。（3） 试说明当输入均为高电平1时和而其余各端为高电平1时，电路输出状态的区别。图P5.5逻辑图题意分析 中规模集成电路8线3线优先编码器，按输入端的顺序高位优先编码，反码输出。设有一个输入使能端（片选端），当时，编码器使能工作，并有两输出使能端及。为选通输出端，当时编码器输出有效；为优先编码标志，当时，输出为优先编码代码。与可用来扩展编码器功能。依据器件的特性即可分析本例给定的各种关系。 解 （1）逻辑图功能分析。由图P5.5逻辑图得知，两片8线3线优先编码器为串联工作，高位片通输出端接低位片输入使能（片选）端。当高位片编码工作时，低位片末被使能，即未选中工作，此时取决于高位片的输出。当高位片无键操作时，即输入端全为高电平1时，低位片使能工作，此时编码输出取决于低位片的输出。这种串联工件方式，扩展了编码吕的输入端数及输出代码位数。因此本例给定逻辑图是一级由两片8线3线优先编码器扩展构成的16线4线优先编码器，输出端为优先编码标志，当时表明输出为优先编码输出。（2）不同输入时，电路输出状态分析。输入端，其余各端（即，）均为1时，低位片使能工作，该片时，总编码输出，即输入端，其余各端（即，）均为1时，低位片使能工作，该片时，总编码输出，即输入端，其余各端（即，）均为1时，则对优先编码，高位片使能工作，该片，总编码输出，即。（3） 输入端全为1和仅两种输入下编码器输出状态分析。在这两种条件下，高位片与低位片输出，不同的是：当输入端全为1时，两片均为1，总编码输出，即且，表明两片均无键操作（或两片均未被使能工作），输出低码无效；当输入端仅，低位片使能工作，该片，总编码输出，即，但，表明有键操作输出代码有效。讨论 中规模集成组合逻辑电路的分析与应用，关键在于了解并掌握其输入、输出使能端的含义。通常输入使能端即是片选端，表明器件是否被选中工作。输出使能端是作为输出选通信号，二是作为输出标志信号，同时也是输出信号的一部分。利用输入与输出使使能端，还可扩展器件的功能。本例即是通过用两3线8线优先编码器扩展4线16线优先编码器的逻辑图，来分析说明各使能端的含义及应用。题5.11 在某项比赛中，有A，B，C三名裁判。其中A为主裁判。当两名（必须包括A在内）或两名以上裁判认为运动员合格后发出得分信号。试用4选1MUX设计此逻辑电路。解 列出真值表。设合格为1，不合格为0，A，B，C为输入逻辑变量，F为输出逻辑变量，其真值表如表A5.11所示。确定地址输入变量 令。写出F的表达式。确定，使Y=F。 把F表达式与4选1MUX的功能表达Y式相比较，并取，则有Y=F。画逻辑图如图A5.11所示。图A5.11表A5.11 真值表输入输出ABCF00000010010001101000101111011111题5.12试用双四选一74LS153设计全减器电路。解：（）列真值表，如表A5.12所示。分别为被减数，减数，为低位向本位的借位，为本位向高一位的借位。表A5.120000111100110011010101010110100101110001(2) 表A5.12的逻辑函数与四选一的输出逻辑函数对比。并画出逻辑图对比可采用逻辑函数式对比，也可以采用真值表对比。方法一：采用逻辑函数式对比表A5.12的输出的表达式分别为对于输出分别进行设计，先设计。利用74LS153的一个四选一，如令则令，则上两式对比结果为：。设计。与上述方法同，令74LS153的，则有画出逻辑图，如图A5.12所示。图A5.12方法二，真值表对比法，如表A5.13表A5.1374LS153的输出74LS153的输出0000010101001101101111000110001111010101根据表A5.13所示，画出逻辑图，如图图A5.12所示。题5.13试用实现逻辑函数解确定的规模。由的函数式可见，是三变量的逻辑涵数，故选用有3个地址输入端的8选1 来实现最为方便。这里选用，图A5.13（a）是它的逻辑符号，其中为使能庙，为地址输入端，为数据输入端，其功能表如表A5.14所示。确定地址输入变量。令。分别写出8选1 的功能表达式和逻辑函数的最小项表达式。8选1 的为逻辑函数的最小项表达式为确定，使。比较和的表达式可见，当取时，则有。画出逻辑图如图5.13(b)所示。(a)(b)图5.13(a)逻辑符号 （b）逻辑图应当注意的是，步骤（2）中的地址变量和函数输入逻辑变量的对应关系一旦确定之后，在步骤（3）中将逻辑函数展开为最小项表达式时，也必须按照步骤（2）中的对应关系（高位，低位顺序）进行排列。否则，将导致错误的结果。题5.14 用8选1数据选择器74LS151实现逻辑函数解：当使能控制端时，8选1数据选择器输出与输入之间的关系表示为8选1数据选择器有3位地址输入（n=3），能产生任何形式的四变量以下的逻辑函数，故可将给定的函数式化成与上式完成对应的形式 对照两式，令可得电路的接法如图A5.14所示。图A5.14题5.15 用8选1数据选择器实现逻辑函数解第一步 作出F的卡诺图及其3变量降维图，如图A5.15中（a）、（b）所示，D作为记图变量。（a）（b）图A5.15 第二步 将函数降维图与8选1数据选择器卡诺图5.14(b)比较，得到8选1数据输入端。第三步 画出逻辑电路，如图A5.16所示。图A5.16题5.16用四选一数据选择器和3-8译码器，组成二十选一数据选择器。解 这实际是将四选一数据选择器的功能扩大，利用数据选择器的使用端。四选一数据选择器需要两个地址变量，以最低两位作为它的地址变量，而二十选一数据选择器的地址变量为5个，故高三位作为译码器的变量输入。 组成二十选一数据选择器，应用5个四选一，究竟哪一片工作，视其对应的使能端是“0”还是“1”而定，这取决于译码器的输出。设地址变量为，电路如图A5.17所示。图A5.17题5. 17试用8选1数据选择器产生10110011序列信号。解：题意要求产生的序列信号10110011，循环周期为8。若用8选1数据选择器产生，只须将这一序列信号从高位至低位分别接入数据选择器的信号输入端，然后从这三个地址输入端顺序输入地址信号000111，即可从输出端产生这一序列信号。电路连接及8选1数据选择器的地址和输入波形如图A5.18所示。 图A5.18实现的逻辑图题5.18试利用两片3线8线译码器集成电路扩展成4线16线译码器。并加入必要的门电路实现一个判别电路，输入为4位二进制代码，当输入代码能被5整除时电路输出为1，否则为0。解（1）功能扩展，由于3线8线译码器输入使能条件是，因此按照题意分析给出的方法，即可得出扩展后的4线16线译码器如图A5.21所示。（2）判别电路实现，依照题意做出判别电路输入输出真值表，如表A5.15所示。图A5.21实现的逻辑图表A5.15 判别电路真值表00001100000001010010001001010100110101100101011000011011101001110111001000011111输出逻辑函数式为。由于器件输出低电平有效，因此加一个4输入端与非门即可实现这一输出函数。电路如图A5.21所示题5.19 利用3线8线译码器器件构成的数据分配器和脉冲分配器电路如图P5.8 所示，试分析电路的工作原理。图P5.8 逻辑图题5.20 试用四位数值比较器74LS85设计一个四舍五入判别电路。输入为8421BCD码ABCD，当ABCD时，判别电路输出为，否则输出为。解：根据题意，ABCD与0101进行比较，可以令74LS85的，。列出真值表，如表A5.16所示。由表A5.16判定与的逻辑关系，画出卡诺图，如图A5.24所示。的取值组合只有100,010,001，其余的均为约束项。表A5.16数值比较器输出00000000110000111100001100110001010101010000011111111110000000000100000000001111 ，因此可画出四舍五入判别电路的逻辑图，如图A5.25所示。 其实，由表A5.16可以直接对比，就能得出。图A5.25图A5.24题5.21析下列函数组成的逻辑电路是否存在竞争-冒险现象（） （）解：方法一：代数法判断竞争冒险现象（）均具有竞争条件，分别判定检查变量A是否产生冒险：当：BC=00时，Y=A当：BC=01时，Y=1当BC=10时，当BC=11时，因此，当当BC=10时，存在“”冒险检查B是否产生冒险：当AC=00时，Y=B当AC=01时当AC=10时，Y=1当AC=11时，因此，当BC=10时，存在“”冒险同理，检查C是否产生冒险，当AB=10时，存在“”冒险（）变量B具有竞争条件，检查B是否产生竞争冒险当AC=00时，Y=1；当AC=01时，Y=B；当AC=10时，；当AC=11时，因此，当AC=11时，存在“”冒险方法二：卡诺图检查法（）画出的卡诺图，并画出包围圈，如图A5.26 所示，两圈相切；两圈相切；两圈相切，故存在竞争冒险。图A5.26（）画出的卡诺图，画出包围圈，如图A5.27所示AB,BC两圈相切，故存在竞争冒险图A5.27图A5.28函数F卡诺图 第六章 触发器6.16.2 6.36.4 状态转换图 6.56.66.76.86.96.10 6.116.126.136.146.156.166.176.18 第七章 时序逻辑电路的分析与设计检测题一、 时序逻辑电路与组合逻辑电路不同，其电路由 组合逻辑电路 和 存储电路（触发器） 两部分组成。二、 描述同步时序电路有三组方程，分别是 驱动方程 、 输出方程、状态方程 和 输出方程 。三、 在设计时序电路时，要对原始状态图进行化简，其目的是 去掉多余项 。四、 时序逻辑电路根据触发器的动作特点不同可分为 同步时序逻辑电路 和 异步时序逻辑电路 两大类。五、 试分析图T7.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。图T7.5解：驱动方程：状态方程：输出方程：状态图：功能：同步三进制计数器六、 试用触发器和门电路设计一个同步五进制计数器。解：采用3个触发器，用状态000到100构成五进制计数器。（1）状态转换图（2）状态真值表状态转换顺序现 态次态进位输出 S0S1S2S3S40 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 000001（3）求状态方程（4）驱动方程（5）逻辑图（略）习题题7.1 分析图P7.1所示的时序电路的逻辑功能，写出电路驱动
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